L-Tile和H-Tile收发器PHY用户指南

ID 683621
日期 3/29/2021
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6.6. 执行动态重配置的步骤

您可以通过重配置接口在收发器通道或PLL中动态地重配置模块。以下显示了重配置通道和PLL模块所需要的步骤。
  1. 在Native PHY IP的Dynamic Reconfiguration选项卡中选中Enable Dynamic Reconfiguration
  2. 在Native PHY IP中的Configuration Files选项下选择所需的配置文件类型。
  3. 使能所需的动态重配置功能(例如多个重配置设置文件)或者功能模块(例如嵌入式重配置streamer和NPDME)。
  4. 如果使用:
    1. 直接重配置流程—请参考Logical View of the L-Tile/H-Tile Transceiver Registers来了解功能的功能地址和写入数据的有效值。
    2. IP指导的重配置流程—注意基本配置的设置,生成相应的配置文件。也要注意更改配置的设置,生成相应的配置文件。找出基本配置和更改配置之间的设置差异。
    3. 使用多个设置文件的IP指导的重配置流程—使用配置文件创建和存储各种配置或设置文件之间的参数设置。使用配置文件找出各种配置或设置文件之间的设置差异。
    4. 使用嵌入式流传输器(streamer)的IP指导的重配置流程—请参考嵌入式重配置流传输器(streamer)的Logical View of the L-Tile/H-Tile Transceiver Registers对所需profile setting进行流式传输。
    5. 特殊情况的重配置流程—请参考每个特殊情况访问的查找寄存器,例如TX PLL切换、TX PLL参考时钟切换和RX CDR参考时钟切换。
  5. 置位所需通道复位(如有必要)。请参考动态重配置的建议来了解关于哪些复位需要被置位的详细信息。
  6. 如果在数据速率或者协议模式之间进行重配置或者使能/禁用PRBS,那么将通道置于复位状态。
  7. 如果使能了后台校准,那么可通过将通道偏移地址0x542[0]设置为0x0来禁用后台校准。
    如果0x542[0] = 0x0,0x481[2] = 0x0或reconfig_waitrequest为低电平,那么您已成功禁用后台校准。
  8. 只有在重配置fPLL/ATX PLL/CDR/CMU PLL时才必须执行此步骤。否则,转至步骤11。通过设置fPLL/ATX PLL/CDR/CMU PLL的 pre_reconfig比特,请求PreSICE配置fPLL/ATX PLL/CDR/CMU PLL以准备重配置。
    1. 1’b1: 请求PreSICE在重配置模式下配置fPLL/ATX PLL/CDR/CMU PLL。
    2. 1'b0: 未请求重配置模式。
  9. 只有在重配置fPLL/ATX PLL/CDR/CMU PLL时才必须执行此步骤。否则,转至步骤11。此外,请确保在执行此步骤之前已执行了步骤8。通过写入一个0x01到fPLL/ATX PLL/CDR/CMU PLL的地址0x000,将内部配置总线访问权返回给PreSICE,通过监控pll_cal_busyrx_cal_busy信号或者从状态寄存器读取pll_cal_busy或者rx_cal_busy,等待PreSICE完成操作。
  10. 如果重配置fPLL/ATX PLL/CDR/CMU PLL,那么必须执行此步骤。否则,转至步骤11。此外,请确保在执行此步骤之前已执行了步骤9。从PreSICE请求内部配置总线仲裁。
  11. 使用以下部分中所描述的流程执行必要的重配置:直接重配置流程 Native PHY或PLL IP指导的重配置流程特殊情况的重配置流程
  12. 执行所有必要的重配置。如果重配置涉及数据速率或者协议模式的更改,那么可能要重配置通道的PMA模拟参数。有关详细信息,请参考更改PMA模拟参数部分。
  13. 如果重配置涉及数据速率或者协议模式的更改,那么需要请求重新校准并等待校准完成。当tx_cal_busyrx_cal_busypll_cal_busy置低时校准完成。关于校准寄存器和执行重新校准的步骤的详细信息,请参考校准章节。
  14. 如果需要,可通过将通道偏移地址0x542[0]设置为0x1来使能后台校准。
    • 后台校准功能仅用于H-tile成品器件,从 Intel® Quartus® Prime Design Suite 18.1开始并且数据速率 >= 17.5 Gbps。
    • 关于详细信息,请参考后台校准