仅对英特尔可见 — GUID: usy1484323219884
Ixiasoft
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2.5.1. PCI Express (PIPE)
对于Gen1、Gen2和Gen3,分别为2.5、5.0和8 Gbps使用 Intel® Stratix® 10收发器来实现一个完整的PCI Express (PCIe)解决方案。
如要实现PCI Express,则必须选择外部振荡器作为数据通路配置时钟。这样使您能够通过OSC_CLK_1准确地设置频率。您必须对OSC_CLK_1管脚提供一个自由运行并稳定的时钟来进行收发器校准。请参考Calibration来了解详细信息。
使用下面其中一个方法来配置收发器以实现PCIe功能性:
- Intel® Stratix® 10 Hard IP for PCIe
这是一个完整的PCIe解决方案,包括Transaction,Data Link和PHY/MAC层。Hard IP解决方案包括与收发器PHY接口连接的专用硬核逻辑。
- PIPE Gen1/Gen2/Gen3 Transceiver Configuration Rules for the Native PHY IP Core
使用Native PHY IP core配置PCIe模式下的收发器以访问PIPE接口(通常称作收发器中的PIPE模式)。此模式使您能够将收发器连接到第三方MAC,创建一个完整的PCIe解决方案。
PIPE规范(2.0版)提供了符合PCIe的物理层的实现详情。PIPE Gen1、Gen2和Gen3的Native PHY IP Core支持×1、×2、×4、×8或x16操作以实现从2.5到128Gbps的整个传输带宽。x1配置使用x1时钟网络,通道是非绑定的。x2、x4、x8和x16配置支持两通道、四通道、八通道和十六通道链路的通道绑定。在这些绑定的通道配置中,所有绑定通道的PCS和PMA模块共享通用时钟和复位信号。
Gen1和Gen2模式使用8B/10B编码,这对整个链路带宽有20%的开销。Gen3模式使用128b/130b编码,有小于2%的开销。Gen1和Gen2模式使用标准PCS,Gen3 模式使用Gen3 PCS进行操作。
支持 | Intel® Stratix® 10 Hard IP for PCI Express | L-Tile/H-Tile Native PHY IP Core for PCI Express (PIPE) |
---|---|---|
Gen1、Gen2和Gen3数据速率 | Yes | Yes |
MAC、数据链路和传输层 | Yes | 在FPGA架构中的用户实现 |
收发器接口 | 通过基于PIPE 3.0的接口的Hard IP |
|
本章节内容
PIPE的收发器通道数据通路
支持的PIPE特性
如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
如何在 Intel Stratix 10收发器中实现PCI Express (PIPE)
PIPE的Native PHY IP Core参数设置
用于PIPE的fPLL IP Core参数设置
用于PIPE的ATX PLL IP Core参数设置
用于PIPE的Native PHY IP Core端口
用于PIPE的fPLL端口
用于PIPE的ATX PLL端口
到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
如何对PIPE配置布局通道
Gen3的链路均衡
时序收敛建议