L-Tile和H-Tile收发器PHY用户指南

ID 683621
日期 3/29/2021
Public
文档目录

2.5.3.1. 10GBASE-R, 10GBASE-R with IEEE 1588v2, and 10GBASE-R with KR FEC Variants

10GBASE-R PHY是以IEEE 802.3-2008规范的条款49定义的10.3125-Gbps数据速率运行的以太网特定的物理层。 Intel® Stratix® 10收发器能够实现诸如10GBASE-R with IEEE 1588v2 and with KR forward error correction (FEC)的10GBASE-R变体。

10GBASE-R并行数据接口是与具有可选协调子层(RS)的介质访问控制(MAC)进行交互的10千兆位介质独立接口(XGMII)。

以下10GBASE-R变体可从预置(preset)中获得:

  • 10GBASE-R
  • 10GBASE-R Low Latency
  • 10GBASE-R 1588
  • 10GBASE-R w/ KR-FEC

如果通过Native PHY IP core进行配置,那么Intel建议使用预置来选择相应的10GBASE-R变体。

图 122. 10GBASE-R的收发器通道数据通路和时钟(PCS-PMA接口宽度 = 32 bits)

10GBASE-R with IEEE 1588v2

FPGA架构的tx_clkoutrx_clkout的输出频率基于PCS-PMA接口宽度。例如,如果PCS-PMA接口为32-bit,那么tx_clkoutrx_clkout运行在10.3125 Gbps/32-bit = 322.265625 MHz。

10GBASE-R PHY with IEEE 1588v2使用Phase Compensation模式下的TX Core FIFO和RX Core FIFO。有效的XGMII数据以156.25 MHz运行,与MAC层接口连接。

Native PHY IP core的预置(在IEEE-1588v2模式下配置10GBASE-R PHY IP)支持IEEE 1588 Precision Time Protocol (PTP)。PTP用于在诸如以下应用中实现精确的时钟同步:

  • 通讯中的分布式系统
  • 发电和配电
  • 工业自动化
  • 机器人
  • 数据采集
  • 测验设备
  • 测量

该协议适用于通过局域网(包括但不限于以太网)进行通信的系统。该协议可使包括各种固有精度、分辨率和稳定性的时钟的异构系统与超级主时钟同步。

图 123. 10GBASE-R with IEEE 1588v2的收发器通道数据通路和时钟(PCS-PMA接口宽度 = 32 Bits)

10GBASE-R with KR-FEC

Intel® Stratix® 10 10GBASE-R具有同样针对10GBASE-KR PHY的可选FEC种类。这样可以提供代码增益,以提高更多背板通道(具体定义见Clause 69)上的链路预算和BER性能。这可提供更多的裕量以考虑制造和环境条件中的变化。附加的TX FEC子层:

  • 从TX PCS接收数据
  • 转换64b/66b字的编码
  • 执行编码/帧处理
  • 对FEC数据进行扰频处理并将其发送到PMA

RX FEC子层:

  • 从PMA接收数据
  • 执行解扰
  • 实现FEC成帧同步
  • 确有需要且条件具备时对数据进行解码和校正
  • 对64b/66b字重新编码并将数据发送到PCS

10GBASE-R with KR FEC协议是一个位于10GBASE-R物理层的PCS和PMA子层之间的KR FEC子层。

图 124. 10GBASE-R with KR FEC的收发器通道数据通路和时钟(PCS-PMA接口宽度 = 64 bits)

CMU PLL或ATX PLL生成TX高速串行时钟。

图 125. 支持10GBASE-R with FEC的时钟生成和分配使用64-bit PCS-PMA接口宽度的示例。