L-Tile和H-Tile收发器PHY用户指南

ID 683621
日期 3/29/2021
Public
文档目录

1.3.5.3.2. x6时钟线

ATX PLL或者fPLL通过主CGB访问x6时钟线。x6时钟线允许TX PLL驱动同一bank中的多个绑定或者非绑定的发送通道。

关于详细信息,请参考x6 Clock Lines部分。