L-Tile和H-Tile收发器PHY用户指南

ID 683621
日期 3/29/2021
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5.2.1.5. 64B/66B编码器和发送器状态机(TX SM)

64B/66B编码器用于实现DC平衡和足够的时钟恢复数据转换。它按照IEEE802.3-2008规范的条款49将64-bit XGMII数据块和8-bit XGMII控制编码为10GBASE-R 66-bit控制或数据模块。

66-bit编码的数据包含两个overhead sync header比特,接收器PCS使用它们进行模块同步和误码率(BER)监测。数据模块的sync header为01,控制模块的sync header为10。sync header不加扰,用于模块同步。(不使用sync header 00和11,如果看到会产生错误。)模块的剩余部分包含有效载荷。有效载荷被加扰,sync header旁路加扰器。

编码器模块还有一个按照IEEE802.3-2008规范设计的状态机(TX SM)。TX SM确保对从MAC层发送的数据进行有效的数据包构建。它还执行一些其他功能,例如在复位的情况下发送本地错误,以及在违反10GBASE-R PCS规则时发送错误代码。

注: 64B/66B编码器可用于实现10GBASE-R协议。
图 195.  64B/66B编码的示例数据码型

64B/66B编码器复位条件

tx_digitalreset信号复位64B/66B编码器。在复位状态下,与8B/10B编码器相比,64B/66B编码器不输出任何信号。