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2.3.1. 协议预置
2.3.2. GXT通道
2.3.3. 常规参数和数据通道参数
2.3.4. PMA参数
2.3.5. PCS-Core接口参数
2.3.6. 模拟PMA设置参数
2.3.7. Enhanced PCS参数
2.3.8. Standard PCS参数
2.3.9. PCS Direct数据通路参数
2.3.10. 动态重配置参数
2.3.11. 生成选项参数
2.3.12. PMA,校准和复位端口
2.3.13. PCS-Core接口端口
2.3.14. 增强PCS端口
2.3.15. 标准PCS端口
2.3.16. 收发器PHY PCS-to-Core接口参考端口映射
2.3.17. IP Core文件位置
2.5.1.1. PIPE的收发器通道数据通路
2.5.1.2. 支持的PIPE特性
2.5.1.3. 如何连接PIPE Gen1、Gen2和Gen3模式的TX PLL
2.5.1.4. 如何在 Intel® Stratix® 10收发器中实现PCI Express (PIPE)
2.5.1.5. PIPE的Native PHY IP Core参数设置
2.5.1.6. 用于PIPE的fPLL IP Core参数设置
2.5.1.7. 用于PIPE的ATX PLL IP Core参数设置
2.5.1.8. 用于PIPE的Native PHY IP Core端口
2.5.1.9. 用于PIPE的fPLL端口
2.5.1.10. 用于PIPE的ATX PLL端口
2.5.1.11. 到TX去加重的预置映射(Preset Mappings to TX De-emphasis)
2.5.1.12. 如何对PIPE配置布局通道
2.5.1.13. Gen3的链路均衡
2.5.1.14. 时序收敛建议
设计示例
6.1. 重配置通道和PLL模块
6.2. 与重配置接口进行交互
6.3. 多个重配置设置文件(Multiple Reconfiguration Profiles)
6.4. 仲裁(arbitration)
6.5. 动态重配置的建议
6.6. 执行动态重配置的步骤
6.7. 直接重配置流程
6.8. Native PHY IP或PLL IP Core指导的重配置流程
6.9. 特殊情况的重配置流程
6.10. 更改模拟PMA设置
6.11. 端口和参数
6.12. 多个IP模块之间的动态重配置接口合并
6.13. 嵌入式调试功能
6.14. 时序收敛建议
6.15. 不支持的功能
6.16. 收发器寄存器映射
6.17. 重配置接口和动态重配置修订历史
7.5.1. 重新校准一个双工通道(PMA TX和PMA RX)
7.5.2. 仅在双工通道中重新校准PMA RX
7.5.3. 仅在双工通道中重新校准PMA TX
7.5.4. 在没有合并到同一物理通道的单工TX的情况下重新校准PMA单工RX
7.5.5. 在没有合并到同一物理通道的单工RX的情况下重新校准PMA单工TX
7.5.6. 仅重新校准单工TX合并的物理通道中的PMA单工RX
7.5.7. 仅重新校准单工RX合并的物理通道中的PMA单工TX
7.5.8. 重新校准fPLL
7.5.9. 重新校准ATX PLL
7.5.10. 当CMU PLL用作TX PLL时,重新校准CMU PLL
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2.5.1.14. 时序收敛建议
使用Native PHY IP core实现PCIe PIPE时,请遵循这些时序收敛建议。
当在绑定配置(x2, x4, x8, x16)中使用PCIe PIPE时,使用pclk(来自绑定主通道的tx_clkout)驱动所有的tx_coreclkin和rx_coreclkin时钟输入。如果使用每个通道的tx_clkout输出来驱动Native PHY IP core的对应的tx_coreclkin和rx_coreclkin输入,那么Timing Analyzer可能会报告时序违规。
注: Native PHY IP core为TX和RX输出时钟管脚(tx_clkout,tx_clkout_2,rx_clkout,rx_clkout_2)创建每个通道和PCIe速度(Gen1,Gen2,Gen3,如适用)之间的所有时序约束。请参考由Native PHY IP core生成的sdc文件<Project folder / Native PHY IP Instance / altera_xcvr_native_s10_htile_version / synth / pipe_gen3_x8_native_ip_altera_xcvr_native_s10_htile_inst.sdc>来了解关于如何约束Native PHY IP core时钟的详细信息。
设计示例
选择Generate Example Design创建一个PCIe PIPE设计示例,您可以仿真此设计示例并下载到硬件中。 Intel® Quartus® Prime过程、设置文件和IP文件位于工程文件夹中的以下位置:
<Project Folder> / <…example_design>
请参考Native PHY IP Core Parameter Settings for PIPE部分中的"Design Example”表来了解关于PCIe PIPE配置的参数选择的详细信息。