L-Tile和H-Tile收发器PHY用户指南

ID 683621
日期 3/29/2021
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2.8. 在L-Tile/H-Tile中实现收发器Native PHY层文档修订历史

文档版本 修订内容
2021.03.29
  • 更新了PCS-Core Interface Parameters表。
    • Enable PCS reset status ports参数添加了osc_transfer_en参数。
    • Enable PCS reset status ports参数的输出端口添加了描述。
  • 更新了TX Clock Options表中Selected tx_clkout clock source参数的描述。
  • RX Analog PMA Settings Options表中添加了RX On-chip Termination参数的注释并更新了参数值。
  • How to Enable ODIHow to Disable ODI部分中更新了RX adaptation模式设置为manual时的步骤。
  • 纠正了Transceiver Channel Datapath and Clocking for 10GBASE-R (PCS-PMA Interface Width = 32 Bits)图中的Parallel Clock频率。
  • ATX PLL Parameters for PCIe PIPE Gen1, Gen2, and Gen3 Modes表中更新了Gen3 PIPE模式的MCGB input clock frequency参数值。

2020.12.02

Analog PMA Settings Parameters作了如下变更:
  • 添加了如何验证.qsf assignment被 Intel® Quartus® Prime Pro Edition Assignment Editor识别的说明。
  • 对于Output Swing Level (VOD),将TX_VOD_NO_JITCOMP_DC_L0更改成powerdown_tx_vod_no_jitcomp
  • 对于Output Swing Level (VOD),添加了注释:
    注: 对于powerdown_tx_vod_no_jitcomp,如果参考时钟在操作期间暂停或者不可用,那么TX缓冲器正管脚和负管脚都等于TX输出共模电压(VOCM)。关于VOCM值,请参考 Intel® Stratix® 10 Device Data Sheet
  • 对于High Speed Compensation,阐明disable仅用于 PCIe* Gen1 and Gen2模式。请参考"Parameters for the Native PHY IP Core in PIPE Gen1, Gen2, Gen3 Modes - Analog PMA Settings"表来了解详细信息。
2020.10.22 作了如下变更:
  • 将两个图中的rx_std_wa_patternalign标识为一个输入(之前错误地标识为一个输出)。
2020.10.05 作了如下变更:
  • 阐明了方波生成器仅在64-bit PCS-PMA数据宽度可用。
  • 阐明在RX Core FIFO基本模式下使用偶数齿轮比时必须使用rx_data_valid信号。
2020.03.03 作了如下变更:
  • 更新了下图,阐明rx_clkout由CDR驱动。
    • FIFO延迟计算
    • PIPE Gen1/Gen2配置的收发器通道数据通路
    • PIPE Gen1/Gen2/Gen3配置的收发器通道数据通路
    • PCIe* 反向并行环回模式数据通路
    • Interlaken的收发器通道数据通路和时钟
    • 10GBASE-R (PCS-PMA Interface Width = 32 Bits)的收发器通道数据通路和时钟
    • 10GBASE-R with IEEE 1588v2 (PCS-PMA Interface Width = 32 Bits)的收发器通道数据通路和时钟
    • 10GBASE-R with KR FEC (PCSPMA interface width = 64 bits)的收发器通道数据通路和时钟
    • 40GBASE-R with KR FEC (PCSPMA interface width = 64 bits)的收发器通道数据通路和时钟
    • 使用Standard PCS的CPRI的收发器通道数据通路和时钟
    • 使用Enhanced PCS的CPRI的收发器通道数据通路和时钟
  • 阐明了对L-Tile的ODI支持。
  • 更新了Unused or Idle Transceiver Channels
2020.01.29 作了如下变更:
  • CPRI Line Rate Revisions中的"Encoding Scheme"列中添加了 "Implements in core logic",并将PCS列从“Enhanced PCS”更改成“PCS Direct”。
2019.10.02 作了如下变更:
  • 对于TX Core Interface FIFO Mode > RegisterRX PCS-Core Interface FIFO Mode > Register,添加了限制"此模式仅限于40比特或更窄接口宽度的PCS Direct。"
  • 在"General, Common PMA Options, and Datapath Options"表中添加了Enable PIPE EIOS RX protection参数。
2019.06.07 作了如下变更:
  • 在模拟PMA设置参数中的Pre-Emphasis First Pre-Tap Polarity设置中添加了两个参数。
  • 添加了有关标准和增强型 PCS 对极性反转支持差异的说明。
2019.03, 22, 20 作了如下变更:
  • 添加了"Output Swing Level (VOD)"和"Pre-Emphasis First Post-Tap Polarity"的assignment。
  • 更新了How to Enable ODIScanning the Horizontal Eye OpeningScanning the Horizontal and Vertical PhasesHow to Disable ODI
2018.10.23 作了如下变更:
  • 将"RX PCS-Core Interface FIFO"表中的rx_enh_data_valid更改成一个输出。
2018.10.05 作了如下变更:
  • 更改了"Unused or Idle Transceiver Channels"部分中的OSC_CLK_1的管脚要求。
  • 在"Transceiver Channel Datapath and Clocking for 10GBASE-R with IEEE 1588v2 (PCS-PMA Interface Width = 32 Bits)"图中,将FIFO模式从Register更改成Phase Compensation。
  • 更改了"Unused or Idle Transceiver Channels"部分中的严重警告消息。
  • 在"Simulating the Native PHY IP Core"部分中添加了注释。
  • 在"RX PCS-Core Interface Ports: Parallel Data, Control, and Clocks"表中更改了rx_word_marking_bit端口的方向。
  • 在"Preset Mappings to TX De-emphasis"部分中更改了预置系数的建议。
  • 在"Link Equalization for Gen3"部分中更改了预置系数的建议。
  • 更改了"Enhanced PCS FIFO Operation"部分中的10GBASE-R配置说明。
2018.07.06 作了如下变更:
  • 明确了"TX Analog PMA Settings Options"表中的Slew Rate Control参数的值。
  • 明确了"Transmitter QSF Assignment Attributes"表中slew rate的属性值。
  • 在"Word Aligner Synchronous State Machine Mode"部分中删除了关于 rx_std_wa_patternalign端口的注释。
  • 更改了"Transceiver Channel Datapath and Clocking for 10GBASE-R with IEEE 1588v2 (PCS-PMA Interface Width = 32 Bits)"图。
  • 阐明了"RX Multi-lane FIFO Deskew State Machine"部分中rx_fifo_align_clr持续时间的要求。
  • 阐明了"State Flow of the RX FIFO Deskew"图中rx_fifo_align_clr持续时间的要求。
  • 更改了"Bit Reversal and Polarity Inversion"表中的rx_std_byterev_ena[<n>-1:0]的说明。
  • 在"Analog PMA Settings Parameters"部分中添加了关于使用Use default TX PMA analog settingsUse default RX PMA analog settings选项作为起点进行设计的注释。
  • 在"Sample QSF Assignment Option"表中添加了Provide sample QSF assignments的进一步说明。
  • 在"Transceiver Channel Datapath and Clocking for 10GBASE-R (PCS-PMA Interface Width = 32 Bits)"图中将PCS-PMA宽度更改为32。
  • 在"Unused or Idle Transceiver Channels"部分中更改了对未使用的收发器通道禁用警告消息的命令。
  • 在"TX Analog PMA Settings Options"表中添加了大多数参数的QSF语法示例。
  • 在"RX Analog PMA Settings Options"表中添加了大多数参数的QSF语法示例。
  • 更改了"ODI Bandwidth Settings"表中的数据速率范围和寄存器设置。
  • 更改了Scanning the Horizontal Eye Opening
  • 更改了Scanning the Horizontal and Vertical Phases
  • 在"Simplified Data Interface=Disabled, Double-Rate Transfer=Enabled"表中添加了code_violation_status信号的一个脚注。
  • 更新了"Unused or Idle Transceiver Channels"部分中的严重警告消息。
  • 在"Using RX in Adaptive Mode"部分中添加了关于自适应引擎的说明。
  • 在"On-die Instrumentation"部分中添加了L-Tile器件上的ODI支持。
  • 在"Recommended Base Data Rates and Clock Generation Blocks for Available Data Rates"表中更改了12165.12 Mbps数据速率的基本数据速率。
  • 在"Unused or Idle Transceiver Channels"部分中添加了per-pin .qsf assignment的一个示例。
2018.03.16 作了如下变更:
  • 在"Bit Encodings for Basic (Enhanced PCS) with 66-bit word, Basic with KR FEC, 40GBASE-R with KR FEC"表中将rx_control bit [9:8]的功能和描述更改为"Unused"。
  • 在"How to Implement Double Rate Transfer Mode"部分中添加了步骤5,6和12。
  • 更改了"RX Bitslip"部分中的下图:
    • "RX Bitslip in 8-bit Mode"
    • "RX Bitslip in 10-bit Mode"
    • "RX Bitslip in 16-bit Mode"
    • "RX Bitslip in 20-bit Mode"
  • 更改了"Word Aligner Manual Mode"部分中的下图:
    • "Manual Mode when the PCS-PMA Interface Width is 8 Bits"
  • 在"Dynamic Reconfiguration Parameters"部分中添加了关于如何使能收发器工具包功能的详细说明。
  • 在"PCS-Core Interface Parameters"表中添加了Enable tx_coreclkin2端口参数。
  • 在"Analog PMA Settings"表中添加了RX PMA analog mode rules参数。
  • 删除了"Manual Mode when the PCS-PMA Interface Width is 10 Bits"图。
  • 删除了"Manual Mode when the PCS-PMA Interface Width is 16 Bits"图。
  • 删除了"Manual Mode when the PCS-PMA Interface Width is 20 Bits"图。
  • 更改了"Synchronization State Machine Mode when the PCS-PMA Interface Width is 20 Bits"图。
  • 删除了"Word Aligner in Deterministic Latency Mode Waveform"图。
  • 删除了"High BER"图。
  • 删除了"Block Lock Assertion"图。
  • 更改了"Idle Ordered-Set Generation Example"图。
  • 更改了"RX Polarity Inversion"图。
  • 更改了"RX Data Bitslip"部分中的下图:
    • "RX Bitslip in 8-bit Mode"
    • "RX Bitslip in 10-bit Mode"
    • "RX Bitslip in 16-bit Mode"
    • "RX Bitslip in 20-bit Mode"
  • 更改了"TX Bit Reversal"图。
  • 更改了"RX Bit Reversal"图。
  • 更改了"TX Byte Reversal"图。
  • 更改了"RX Byte Reversal"图。
  • 更新了"TX Analog PMA Settings Options"表中Output Swing Level (VOD)参数的值。
  • 更改了"RX Analog PMA Settings Options"表中以下参数的描述:
    • CTLE AC Gain
    • CTLE EQ Gain
    • VGA DC Gain
  • 在"TX PMA Use Model"部分中添加了关于如何配置TX PMA设置的说明。
  • 在"Manual Mode"部分中添加了关于如何选择CTLE gain值的说明。
  • 在"Gen1 and Gen2 Clock Compensation"部分中定义了SKP符号并添加了使用SKP符号的原因的注释。
  • 在"TX Analog PMA Settings Options"表中更改了以下参数的值或添加了相关说明:
    • Output Swing Level (VOD)
    • Pre-Emphasis First Pre-Tap Polarity
    • Pre-Emphasis First Pre-Tap Magnitude
    • Pre-Emphasis First Post -Tap Polarity
    • Pre-Emphasis First Post -Tap Magnitude
    • On-Chip Termination
    • Slew Rate Control
  • 在"RX Analog PMA Settings Options"表中更改了以下参数的值或添加了相关说明:
    • RX On-chip Termination
    • CTLE AC Gain
    • CTLE EQ Gain
    • VGA DC Gain
  • 更改了"Synchronization State Machine Mode when the PCS-PMA Interface Width is 16 Bits"图。
  • 更改了"Word Aligner in Deterministic Latency Mode 16 Bits Waveform"图。
  • 更改了TX Data Bit Slip部分中的下图:
    • TX Bitslip in 8-bit Mode
    • TX Bitslip in 10-bit Mode
    • TX Bitslip in 16-bit Mode
    • TX Bitslip in 20-bit Mode
  • 更改了"Idle Oredered-Set Generation Example"图。
  • 更改了"RX Data Polarity Inversion"部分中的极性倒转模式选择。
  • 更改了"Transmitter Bit Reversal"部分中的比特反转模式选择。
  • 更改了"Receiver Bit Reversal"部分中的比特反转模式选择。
  • 更改了"Receiver Byte Reversal"部分中的字节反转模式选择。
  • 更改了"Transmitter Byte Reversal"部分中的字节反转模式选择。
  • 更改了"Debug Functions"部分中的注释。
  • 更改了"On-die Instrumentation"部分中的注释。
  • 在"RX PMA Ports"表中添加了rx_set_locktoref[<n>-1:0]rx_set_locktoref[<n>-1:0]端口的进一步说明。
  • 在"Transceiver PHY PCS-to-Core Interface Reference Port Mapping"部分中添加了一个注释。
  • 在"Enabling and Disabling Loopback"部分中添加了关于如何使能/禁用串行环回的说明。
  • 在"How to Place Channels for PIPE Configurations"部分中更改了PIPE配置的布局通道的限制列表。
  • 在"Clock Compensation Using the Standard PCS"部分中更改了Rate Match模式的名称。
  • 为"Enable TX bit/byte reversal"参数增加了一句话:"TX比特/字节倒转端口不可用,但可通过软寄存器进行更改。RX比特倒转端口可用。"
  • 添加了"rx_syncstatus是依赖于并行数据宽度的总线。例如,当并行数据宽度为32比特时,rx_syncstatus是一条4比特总线。最终的预期值为1'hf,表明在32比特并行字中的正确位置检测到了控制字符。"到"rx_syncstatus[<n><w>/<s>-1:0]"。
  • 添加了"在rx_std_wa_ala2size信号的2 bit中采集到了2个对齐标志有效状态。当两个标志都匹配时,信号的值为2'b11。"到"rx_std_wa_a1a2size[<n>-1:0]"。
  • 添加了"Timing Closure Recommendations"部分。
  • 添加了两个PIPE refclk assignment设置到"Native PHY IP Core Parameter Settings for PIPE"。
2017.08.11 作了如下变更:
  • 在"Configuring the Native PHY IP Core"部分中添加了PCIe解决方案指南的链接。
  • 在"GXT Channels"部分中添加了关于每个tile所支持的GXT通道数量的详细信息。
  • 更改了"RX PMA Optional Ports"表中的Enable rx_pma_clkslip port参数的说明。
  • 在"RX Analog PMA Settings Options"表中添加了RX On-chip Termination参数的测量单位。
  • 在"KR-FEC Parameters"表中添加了以下参数的说明:
    • Enable tx_enh_frame port
    • Enable rx_enh_frame port
    • Enable rx_enh_frame_diag_status port
  • 在"Rate Match FIFO Parameters"表中添加了PCI Express Gen3 rate match FIFO mode参数的进一步说明。
  • 在"Dynamic Reconfiguration"表中更改了Share reconfiguration interface参数的说明。
  • 在"RX PMA Ports"表中更改了rx_pma_clkslip信号的方向并更新了说明。
  • 更改了"TX PCS-Core Interface FIFO"表中以下信号的时钟域:
    • tx_fifo_empty[<n>-1:0]
    • tx_fifo_pempty[<n>-1:0]
    • rx_fifo_full[<n>-1:0]
    • rx_fifo_pfull[<n>-1:0]
  • 添加了"Calculating Latency through the Word Aligner"部分。
  • 添加了"CPRI Line Rate Revisions"表。
  • 更改了"Transceiver Channel Datapath and Clocking for CPRI using the Standard PCS"图。
  • 添加了"Clock Frequencies for Various CPRI Data Rates using the Standard PCS"表。
  • 添加了"Transceiver Channel Datapath and Clocking for CPRI using the Enhanced PCS"图。
  • 添加了"Clock Frequencies for Various CPRI Data Rates using the Enhanced PCS"表。
  • 添加了"FIFO Latency Calculation"部分。
  • 添加了CPRI章节。
  • 更新了" PCS-Core Interface Parameters"表中Enable rx_fifo_pfull portEnable rx_fifo_pempty port参数的说明。
  • 添加了"RX Analog PMA Settings Options"表中CTLE AC GainCTLE EQ GainVGA DC Gain参数的说明。
  • 更新了"TX PCS-Core Interface FIFO"表中tx_fifo_pfull[<n>-1:0]tx_fifo_pempty[<n>-1:0]端口的说明。
  • 在"RX Adaption Mode Attributes"表中添加了PCIe Adaptive Mode列,并更改了adp_dc_ctle_mode_seladp_dc_ctle_mode0_win_startadp_dc_ctle_onetimeadp_vga_ctle_low_limit的比特设置。
  • 更改了"Register Chain Minimum Hold Time Calculations"表中的脚注。
  • 在"Transceiver to FPGA Fabric Transfer"部分中重新构建了表格并添加了支持文本。
  • 更改了"Dynamic Reconfiguration"表中Share reconfiguration interface参数的说明。
2017.06.06 作了如下变更:
  • 从"TX PMA Options"表中删除了QPI选项。
  • 增添了"PMA Functions"部分。
  • 增添了"Debug Functions"部分。
  • 从"fPLL IP Core Parameter Settings for PIPE"部分中删除了Enable feedback compensation bonding参数。
  • 从"ATX PLL IP Core Parameter Settings for PIPE"部分中删除了Enable feedback compensation bonding参数。
  • 在"Configuration Profiles"表中更改了参数名称Store current configuration to profile以匹配GUI。
  • 更改了"How to Connect TX PLLs for PIPE Gen1, Gen2, and Gen3 Modes"部分中的图。
  • 增添了"Standard PCS Options"表。
  • 在"Logical PCS Master Channel for PIPE Configuration"表中更改了x1 PIPE配置的逻辑PCS主通道数量。
  • 在"TX Analog PMA Settings Options"表中更改了Pre-Emphasis First Pre-Tap MagnitudePre-Emphasis First Post -Tap Magnitude的值。
  • 更新了"General, Common PMA Options, and Datapath Options"表中的一些参数和说明。
  • 从"TX Clock Options"表中删除了Selected TX PCS bonding clock network参数。
  • 从"RX Analog PMA Settings"表中删除了VGA Half BW Enable参数。
  • 更改了"Byte Serializer and Deserializer Parameters"表中的参数名称以匹配GUI。
  • 更改了"Gearbox"表中的rx_bitslip[<n>-1:0]的说明。
  • 增添了"Setting RX PMA Adaptation Modes"部分。
  • 增添了"Word Aligner in Deterministic Latency Mode for CPRI"部分。
  • 从"Register Chain Minimum Hold Time Calculations"表中删除了Best Case列。
  • 从"Register Chain Minimum Hold Time Calculations"表中删除了Best Case行。
  • 更新了"PRBS Control and Status Ports"部分中的端口列表。
  • 增添了"PRBS Soft Accumulators Use Model"部分。
2017.03.08 作了如下变更:
  • 更改了"RX Analog PMA Settings Options"表中VGA Half BW Enable的说明。
2017.02.17 作了如下变更:
  • 增添了"GXT Channels"部分。
  • 增添了"Reconfiguring Between GX and GXT Channels"部分。
  • 更改了"RX PMA Optional Ports"表中Enable rx_pma_clkslip port选项的说明。
  • 更改了"Analog PMA Settings Parameters"部分中TX and RX analog PMA settings选项列表。
  • 从"TX Analog PMA Settings Options"和"RX Analog PMA Settings Options"表中删除了参数。
  • 删除了"TX PMA Optional Ports - PMA QPI Options"表。
  • 更改了"RX PMA Ports"表中rx_pma_clkslip端口的说明。
  • 在"PCS-Core Interface Parameters"表中增添了Enable PCS reset status ports选项。
  • 增添了"Implementing the PHY Layer for Transceiver Protocols"部分。
2016.12.21 首次发布。