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2.5.1.10. 用于PIPE的ATX PLL端口
端口 | 方向 | 时钟域 | 说明 |
---|---|---|---|
pll_reflck0 | In | N/A | 参考时钟输入端口0。有五个参考时钟输入端口。可用的参考时钟端口数取决于Number of PLL reference clocks参数。 |
tx_serial_clk | Out | N/A | GX通道的高速串行时钟输出端口。代表x1时钟网络。 对于Gen1x1,Gen2x1,将此端口的输出连接到Native PHY IP的tx_serial_clk输入。 对于Gen1x2,x4,x8,x16,使用tx_bonding_clocks输出端口来连接到Native PHY IP。 对于Gen2x2,x4,x8,x16,使用tx_bonding_clocks输出端口来连接到Native PHY IP。 对于Gen3x1,将此端口的输出连接到Native PHY IP上的两个tx_serial_clk输入端口中的一个。 对于Gen3x2,x4,x8,x16,未使用此端口。使用fPLL的tx_serial_clk输出来驱动ATX PLL的 Auxiliary Master CGB时钟输入端口。 |
pll_locked | Out | Asynchronous | 高电平有效状态信号,表明PLL是否被锁定。 |
pll_pcie_clk | Out | N/A | 这是PIPE接口所需的hclk。 对于Gen1x1,x2,x4,x8,x16,使用此端口驱动PIPE接口的hclk。 对于Gen2x1,x2,x4,x8,x16,使用此端口驱动PIPE接口的hclk。 对于Gen3x1,x2,x4,x8,x16,未使用此端口。使用fPLL (配置为Gen1/Gen2)的pll_pcie_clk作为PIPE接口的hclk。 |
pll_cal_busy | Out | Asynchronous | 状态信号,当进行PLL校准时,此信号被置高。如果此端口在Transceiver PHY Reset Controller中未被使能,那么需要执行此信号与Native PHY IP core的tx_cal_busy输出信号之间的逻辑OR,以在Transceiver PHY Reset Controller上输入tx_cal_busy。 |
mcgb_aux_clk0 | In | N/A | 用于Gen3在链路速度协商期间进行fPLL/ATX PLL之间的切换。 对于Gen3x2,x4,x8,x16,使用fPLL (配置为Gen1/Gen2)的tx_serial_clk输出端口来驱动ATX PLL上的mcgb_aux_clk输入端口。 |
tx_bonding_clocks[5:0] | Out | N/A | 可选的6-bit总线,承载Master CGB的低速并行时钟输出。用于通道绑定,代表x6/xN时钟网络。 对于Gen1x1,此端口是禁止的。 对于Gen1x2,x4,x8,x16,将此端口的输出连接到Native PHY IP上的tx_bonding_clocks输入。 对于Gen2x1,此端口是禁止的。 对于Gen2x2,x4,x8,x16,将此端口的输出连接到Native PHY IP上的tx_bonding_clocks输入。 对于Gen3x1,此端口是禁止的。 对于Gen3x2,x4,x8,x16,使用ATX PLL的tx_bonding_clocks输出连接到Native PHY IP上的tx_bonding_clocks输入。 |
pcie_sw[1:0] | In | Asynchronous | 用于PCIe协议实现的2-bit速率切换控制输入。 对于Gen1,此端口是N/A。 对于Gen2x2,x4,x8,x16,将Native PHY IP的pipe_sw输出连接到此端口。 对于Gen3x2,x4,x8,x16,使用Native PHY IP的pipe_sw输出驱动此端口。 |
pcie_sw_done[1:0] | Out | Asynchronous | 用于PCIe协议实现的2-bit速率切换状态输出。 对于Gen1,此端口是N/A。 对于Gen2x2,x4,x8,x16,将ATX PLL的pcie_sw_done输出连接到Native PHY IP的pipe_sw_done输入。 对于Gen3x2,x4,x8,x16,将ATX PLL的pcie_sw_done输出连接到Native PHY IP的pipe_sw_done输入。 |