L-Tile和H-Tile收发器PHY用户指南

ID 683621
日期 3/29/2021
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文档目录

3. PLL和时钟网络

本章节介绍收发器和FPGA架构接口的收发器相位锁相环(PLL)、内部时钟体系结构和时钟选项。

收发器bank有六个收发器通道。每个bank中有两个高级发送(ATX) PLL,两个小数分频LL (fPLL),两个CMU PLL和两个Master时钟生成模块(CGB)。

Intel® Stratix® 10收发器时钟体系结构支持绑定和非绑定的收发器通道配置。通道绑定用于最小化多个收发器通道之间的时钟偏移。对于 Intel® Stratix® 10收发器,术语“绑定”可以指PMA绑定也可指PMA和PCS绑定。请参考通道绑定部分了解更多信息。

图 133.  Intel® Stratix® 10 PLL和时钟网络