仅对英特尔可见 — GUID: ozn1481871978574
Ixiasoft
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3.1.3. CMU PLL
当通道1或通道4的通道PLL在CMU模式下配置时,通道PLL可以驱动自己通道的本地时钟生成模块(CGB)。但是,当通道 PLL用作CMU PLL时,此通道只能用作发送器通道,因为CDR模块不用于恢复接收到的时钟和数据。
收发器通道1和通道4的CMU PLL可用于驱动同一收发器bank内的其他收发器通道。通道0、2、3和5的CDR不能被配置成CMU PLL。
对于低于6 Gbps的数据速率,需要包括本地CGB分频器(TX PMA标签下的收发器PHY IP中的TX本地分频器因子)。
输入参考时钟
CMU PLL的输入参考时钟可以来自参考时钟网络或接收器输入管脚。输入参考时钟是一个差分信号。输入参考时钟必须在器件上电时保持稳定并且自由运行,以实现正确的PLL操作。如果参考时钟在器件上电时不可用,那么必须在参考时钟可用时重新校准PLL。
参考时钟复用器(Refclk Mux)
参考时钟(refclk)多路复用器从各种可用的参考时钟源选择PLL的输入参考时钟。
N计数器
N计数器对refclk mux的输出进行分频。N计数器的分频有助于降低环路带宽或降低相位频率检测器(PFD)的操作范围内的频率。可用的分频比率是1(旁路)、2、4和8。
相位频率检测器(PFD)
N计数器模块输出中的参考时钟(refclk)信号和M计数器模块输出中的反馈时钟 (fbclk) 信号被用作供应PFD的输入。PFD输出与两个输入之间的相位差异成正比。它将输入参考时钟(refclk)对齐到反馈时钟(fbclk)。当参考时钟的下降沿出现在反馈时钟的下降沿之前,PFD生成一个"Up"信号。相反,当反馈时钟的下降沿出现在参考时钟的下降沿之前,PFD生成一个"Down"信号
电荷泵与环路滤波器(CP + LF)
电荷泵与环路滤波器使用PFD输出,以生成VCO的控制电压。电荷泵将"Up"/"Down"脉冲从PFD转换成电流脉冲。电流脉冲经过一个低通滤波器后被过滤成一个用于驱动VCO频率的控制电压。
电压控制振荡器(VCO)
CMU PLL有一个基于环形振荡器的VCO。
L计数器
L计数器对CMU PLL生成的差分时钟进行分频。支持的分频因子是1和2。
M计数器
在PFD的反馈路径中使用M计数器。L计数器的输出被连接到M计数器。L计数器和M计数器的组合决定PFD的反馈路径的总分频因子。
锁定检测器(LD)
锁定检测器在CMU PLL锁定到所需输出的相位和频率时进行指示。锁定检测器对Up/Down脉冲进行异或(XOR),当M计数器的输出和N计数器的输出相位对齐时进行指示。