L-Tile和H-Tile收发器PHY用户指南

ID 683621
日期 3/29/2021
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4.6. 使用一个用户编码的复位控制器

您可以设计自己的用户编码复位控制器,而不是使用 Transceiver PHY Reset Controller Intel® Stratix® 10 FPGA IP。 您的用户编码复位控制器必须对所建议的复位序列提供以下功能:
  • 复位逻辑的一个时钟信号输入
  • 通过置位相应的复位控制信号,保持收发器通道处于复位状态
  • 检查PLL状态(例如,检查pll_lockedpll_cal_busy的状态)