L-Tile和H-Tile收发器PHY用户指南

ID 683621
日期 3/29/2021
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A.4.10. CDR/CMU和PMA校准

使用户能够在更改数据速率,参考时钟或两者时优化CDR/CMU和PMA性能。
名称 地址 类型 属性名 编码
内部配置总线仲裁寄存器

0x000[0]

read-write pcs_arbiter_ctrl

此比特对内部配置总线的控制进行仲裁

写入1'b0使用户控制内部配置总线。

写入1'b1将内部配置总线控制传递给PreSICE。

PMA校准状态

0x000[1]

read-write pcs_cal_done

校准完成或未完成的状态。这是一个OR操作,如果TX和RX校准都被使能,那么PreSICE先校准RX,然后校准TX。两者都完成后,校准完成。

这是反转的cal_busy信号。

1'b1: 校准完成

1'b0: 校准未完成

PMA RX校准使能

0x100[0]

read-write pm_cr2_tx_rx_uc_rx_cal

PMA RX校准使能

1'b1: RX校准使能开启

1'b0: RX校准使能关闭

PMA TX校准使能

0x100[1]

read-write uc_tx_cal

PMA TX校准使能

1'b1: TX校准使能开启

1'b0: TX校准使能关闭

请求PreSICE配置CDR/CMU PLL以准备重配置

0x100[3]

read-write pre_reconfig

PMA用作一个RX通道时的速率切换寄存器。上电默认值为0x0。

0x0: PreSICE使用默认的存储器空间中的默认的CDR电荷泵带宽。

0x1: PreSICE使用 Avalon® memory-mapped interface空间寄存器空间中的CDR电荷泵带宽设置。

当PMA配置成一个CMU PLL时,请求PreSICE配置PLL以准备重配置:

1'b1: 请求PreSICE在重配置模式下对PLL进行配置

1'b0: 未请求重配置模式

后台校准(Background Calibration) 0x542[0] read-write enable_background_cal

当在Native PHY IP core中使能了后台校准功能时,请求后台校准:

  • 1'b1: 使能后台校准
  • 1'b0: 禁用后台校准