Intel® Quartus® Prime Pro Edition用户指南: Timing Analyzer

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ID 683243
日期 10/02/2023
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1. 时序分析介绍 2. 使用 Intel® Quartus® Prime Timing Analyzer A. Intel® Quartus® Prime Pro Edition用户指南
1. 时序分析介绍 x
1.1. 在此版本中新增的内容 1.2. 时序分析基本概念 1.3. 时序分析概述文档修订历史
1.2. 时序分析基本概念 x
1.2.1. 时序路径和时钟分析 1.2.2. 时钟设置分析 1.2.3. 时钟保持分析 1.2.4. 恢复和移除分析(Recovery and removal analysis) 1.2.5. 多周期路径分析 1.2.6. 亚稳性分析(Metastability Analysis) 1.2.7. Timing Pessimism(时序误差) 1.2.8. 时钟数据分析(Clock-As-Data Analysis) 1.2.9. 多角时序分析(Multicorner Timing Analysis) 1.2.10. 时间借用(Time Borrowing)
1.2.1. 时序路径和时钟分析 x
1.2.1.1. 时间网表 1.2.1.2. 时序路径 1.2.1.3. 数据和时钟到达时间 1.2.1.4. 启动沿和锁存沿(Launch and Latch Edges)
1.2.5. 多周期路径分析 x
1.2.5.1. 多周期时钟保持 1.2.5.2. 多周期时钟设置
1.2.10. 时间借用(Time Borrowing) x
1.2.10.1. 时间借用限制 1.2.10.2. 包含锁存器的时间借用
2. 使用 Intel® Quartus® Prime Timing Analyzer x
2.1. 时序分析流程 2.2. 第1步：指定Timing Analyzer设置 2.3. 第2步：指定时序约束 2.4. 第3步：运行Timing Analyzer 2.5. 第4步：分析时序报告 2.6. 应用时序约束 2.7. Timing Analyzer Tcl命令 2.8. 导入编译结果的时序分析 2.9. 使用 Intel® Quartus® Prime Timing Analyzer文档修订历史 2.10. Intel® Quartus® Prime Pro Edition用户指南：Timing Analyzer存档
2.4. 第3步：运行Timing Analyzer x
2.4.1. 设置时序分析的操作条件 2.4.2. 使能时间借用优化(Enabling Time Borrowing Optimization) 2.4.3. 将严重警告升级为错误
2.5. 第4步：分析时序报告 x
2.5.1. 生成时序报告 2.5.2. Cross-Probing with Design Assistant 2.5.3. 从Timing Analyzer运行Design Assistant 2.5.4. 在其他工具中定位时序路径 2.5.5. 将约束与时序报告相关联
2.5.1. 生成时序报告 x
2.5.1.1. Report Fmax Summary(报告Fmax汇总) 2.5.1.2. Report Timing(报告时序) 2.5.1.3. Report Timing By Source Files(按源文件报告时序) 2.5.1.4. Report Data Delay(报告数据延迟) 2.5.1.5. Report Net Delay(报告网络延迟) 2.5.1.6. Report Clocks and Clock Network(报告时钟和时钟网络) 2.5.1.7. Report Clock Transfers(报告时钟传输) 2.5.1.8. Report Metastability(报告亚稳定性) 2.5.1.9. Report CDC Viewer(报告CDC Viewer) 2.5.1.10. Report Asynchronous CDC(报告异步CDC) 2.5.1.11. Report Logic Depth(报告逻辑深度) 2.5.1.12. Report Neighbor Paths(报告相邻路径) 2.5.1.13. Report Register Spread 2.5.1.14. Report Route Net of Interest 2.5.1.15. Report Retiming Restrictions(报告重定时限制) 2.5.1.16. Report Register Statistics(报告寄存器统计) 2.5.1.17. Report Pipelining Information(报告流水线信息) 2.5.1.18. 报告时间借用数据 2.5.1.19. Report Exceptions and Exceptions Reachability(报告异常和异常可达性) 2.5.1.20. Report Bottlenecks(报告瓶颈)
2.5.1.13. Report Register Spread x
2.5.1.13.1. 具有高时序路径端点张力的寄存器 2.5.1.13.2. 具有高即时扇出张力的寄存器
2.5.1.20. Report Bottlenecks(报告瓶颈) x
2.5.1.20.1. 指定自定义瓶颈标准
2.5.2. Cross-Probing with Design Assistant x
2.5.2.1. 从Design Assistant到Timing Analyzer的交叉探测
2.6. 应用时序约束 x
2.6.1. 建议的初始SDC约束 2.6.2. SDC文件优先级 2.6.3. 修改迭代约束 2.6.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files) 2.6.5. 创建时钟和时钟约束 2.6.6. 创建I/O约束 2.6.7. 创建延迟和偏斜约束(Creating Delay and Skew Constraints) 2.6.8. 创建时序异常(Creating Timing Exceptions) 2.6.9. 使用Fitter过约束(Using Fitter Overconstraints) 2.6.10. 示例电路和SDC文件
2.6.1. 建议的初始SDC约束 x
2.6.1.1. Create Clock (create_clock) 2.6.1.2. Derive PLL Clocks (derive_pll_clocks) 2.6.1.3. Derive Clock Uncertainty (derive_clock_uncertainty) 2.6.1.4. Set Clock Groups (set_clock_groups)
2.6.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files) x
2.6.4.1. 实体绑定的约束作用域(Entity-bound Constraint Scope) 2.6.4.2. 实体绑定的约束示例(Entity-bound Constraint Examples)
2.6.5. 创建时钟和时钟约束 x
2.6.5.1. 创建基本时钟 2.6.5.2. 创建虚拟时钟 2.6.5.3. 创建生成的时钟(create_generated_clock) 2.6.5.4. Deriving PLL Clocks(派生出PLL时钟) 2.6.5.5. 创建时钟组(set_clock_groups) 2.6.5.6. 时钟效应特性的考量 2.6.5.7. 约束CDC路径
2.6.5.1. 创建基本时钟 x
2.6.5.1.1. 自动时钟检测和约束创建
2.6.5.2. 创建虚拟时钟 x
2.6.5.2.1. 指定I/O接口不确定性 2.6.5.2.2. I/O接口时钟不确定性示例
2.6.5.3. 创建生成的时钟(create_generated_clock) x
2.6.5.3.1. 时钟分频器示例(-divide_by) 2.6.5.3.2. 时钟多路复用器示例
2.6.5.5. 创建时钟组(set_clock_groups) x
2.6.5.5.1. Exclusive Clock Groups(独占时钟组)(-logically_exclusive或者-physically_exclusive) 2.6.5.5.2. 异步时钟组(-asynchronous) 2.6.5.5.3. set_clock_groups约束技巧
2.6.5.6. 时钟效应特性的考量 x
2.6.5.6.1. Set Clock Latency (set_clock_latency) 2.6.5.6.2. 时钟不确定性
2.6.6. 创建I/O约束 x
2.6.6.1. 输入约束(set_input_delay) 2.6.6.2. 输出约束(set_output_delay)
2.6.7. 创建延迟和偏斜约束(Creating Delay and Skew Constraints) x
2.6.7.1. 高级I/O时序和电路板走线模型延迟(Advanced I/O Timing and Board Trace Model Delay) 2.6.7.2. 最大偏斜(Maximum Skew) (set_max_skew) 2.6.7.3. 网络延迟(Net Delay (set_net_delay))
2.6.8. 创建时序异常(Creating Timing Exceptions) x
2.6.8.1. 时序异常优先(Timing Exception Precedence) 2.6.8.2. 伪路径(False Paths) (set_false_path) 2.6.8.3. 最小和最大延迟 2.6.8.4. 多周期路径(Multicycle Paths) 2.6.8.5. 多周期异常示例 2.6.8.6. 延迟注释(Delay Annotation) 2.6.8.7. 约束设计分区端口
2.6.8.4. 多周期路径(Multicycle Paths) x
2.6.8.4.1. 常见的多周期应用 2.6.8.4.2. Relaxing Setup with Multicycle (set_multicyle_path) 2.6.8.4.3. 相移的使用(-phase)
2.6.8.5. 多周期异常示例 x
2.6.8.5.1. 默认的多周期分析 2.6.8.5.2. End Multicycle Setup = 2 and End Multicycle Hold = 0 2.6.8.5.3. End Multicycle Setup = 2 and End Multicycle Hold = 1 2.6.8.5.4. 具有目地时钟偏斜的相同频率时钟 2.6.8.5.5. 目地时钟频率是源时钟频率的倍数 2.6.8.5.6. 目地时钟频率是带偏移的源时钟频率的倍数 2.6.8.5.7. 源时钟频率是目的时钟频率的倍数 2.6.8.5.8. 源时钟频率是带偏移的目的时钟频率的倍数
2.7. Timing Analyzer Tcl命令 x
2.7.1. quartus_sta可执行文件 2.7.2. 集合命令(Collection Commands)
2.7.2. 集合命令(Collection Commands) x
2.7.2.1. 通配符 2.7.2.2. 添加和删除集合项 2.7.2.3. 集合查询(Query of Collections) 2.7.2.4. 使用get_pins命令
1. 时序分析介绍
2. 使用 Intel® Quartus® Prime Timing Analyzer
A. Intel® Quartus® Prime Pro Edition用户指南

2.9. 使用 Intel® Quartus® Prime Timing Analyzer文档修订历史

文档版本 Intel® Quartus® Prime版本 修订内容
2023.10.02 23.3
  • 在Step 3: Run the Timing Analyzer中更新了编译表盘图像。
  • 全面修改了以下主题：
    • Using Entity-bound SDC Files
    • Entity-bound Constraint Scope
    • Entity-bound Constraint Examples
2023.08.03 23.1
  • 在Report Data Delay主题中，纠正了命令示例中的拼写错误。
  • 在Constraining CDC Paths主题中，纠正了命令示例中的拼写错误。
  • 在Maximum Skew主题中，纠正了命令示例中的拼写错误。
  • 增添了Promoting Critical Warnings to Errors主题。
2023.04.03 23.1
  • 在Report Register Description中，针对新的Without a Control Signal and Synchronous Load列修改了更新图像和描述。
2023.01.31 22.4
  • 在Setting the Operating Conditions for Timing Analysis主题中修改了过时的时序模型描述。
2022.09.26 22.3
  • 将报告标题"Report Reset Statistics"重命名为"Report Register Statistics"。
  • 修改了Report Register Statistics主题以描述报告的新特性。
  • 修改了Report Fmax Summary主题以引用get_clock_fmax_info命令并提供更多详细信息。
  • 修改了Example SDC Constraints for External Clock Mux，将logically_exclusive替换为physically_exclusive。
2022.03.28 22.1
  • 在Report Clocks and Clock Networks主题中，描述了新的Clock Network Viewer。
  • 更新了Report Register Spread主题，增添了新的角度和面积扩展类型以及-to_clock过滤。
  • 增添了新的Report Timing By Source Files主题。
  • 增添了新的Report Metastability主题。
  • 增添了新的Report Bottlenecks主题。
  • 增添了新的Specifying Custom Bottleneck Criteria主题。
  • 在Example Circuit and SDC File主题中修改了Basic .sdc Constraints Example。
  • 在Set Clock Groups主题中增添了更详细的约束示例和图。
  • 在Correlating Constraints to the Timing Report主题中修改了脚本示例和屏幕截图。
  • 在Creating Base Clocks主题中修改了脚本示例。
  • 修改了Clock Divider Example主题中的脚本示例。
  • 修改了Constraining CDC Paths主题。
  • 在SDC File Precedence主题中增添了关于IP中引用的SDC的注释。
2021.09.27 21.3
  • 更新了Report Hierarchical Retiming Restrictions命令的名称和Report Retiming Restrictions的报告。
  • 增添了Constraining CDC Paths主题并链接到相关主题。
  • 更新了Setting the Operating Conditions，包含了有关操作条件术语的详细信息。
  • 替换了Custom Reports, Device Specific, Diagnostic和Slack报告文件夹名称。
  • 增添了Report Exceptions and Exceptions Reachability主题，本主题描述了新报告。
  • 增添了Report Clocks and Clock Networks主题，本主题描述了新报告。
  • 增添了Report Data Delay主题。
  • 在Report Neighbor Paths报告中提及了查看多个路径之前和之后的选项。
  • 在Timing Exception Precedence中增添了set_clock_groups
  • 在Report Timing主题中更新了Extra Info选项卡的内容。
  • 在Creating Clock Groups主题中，纠正了表set_clock_groups -group A -group B。
  • 删除了Report Custom CDC Viewer Command主题。
  • 修改了Exclusive Clock Groups主题中的assignment示例。
2021.04.05 21.1
  • 增添了：
    • "Report Reset Statistics"
    • "Report Asynchronous CDC"
    • Two new fields to "Report Pipelining Information"。
    • 在"Report Logic Depth"和"Report Neighbor Paths"中增添了新屏幕截图
    • 在"Collection Commands"中增添了get_registers和get_keepers
  • 从"Maximum Skew"中删除了-include和-exclude选项
2021.02.22 20.3 在"Using Entity-bound SDC Files"中增添了额外的SDC_ENTITY_FILE信息
2020.09.28 20.3
  • 增添了"Cross Probing with Design Assistant"部分。
  • 更新了“Step 3: Run the Timing Analyzer”，包含了多个方法。
  • 更新了"Step 1: Specify Timing Analyzer Settings"，包含了新的对话框和选项。
  • 增添了新主题"Report Register Spread," "Report Route Net of Interest," "Report Hierarchical Retiming Restrictions"和"Report Pipelining Information"。
  • 更新了"Report Clock Transfers"主题，包含了新的数据栏。
  • 更新了"Report Timing"主题，包含了Extra Info选项卡数据。
  • 针对最新的GUI和一致性更新了"Report Fmax Summary"，"Report Logic Depth"，"Report Neighbor Paths"，"Report CDC Viewer"和"Report Custom CDC Viewer"主题。
2020.04.13 20.1
  • 在"Setting the Operating Conditions"主题中增添了详细信息和 英特尔Agilex® 7器件示例。
  • 增添了"Report Logic Level Depth"主题。
  • 增添了"Report Neighbor Paths"主题。
  • 增添了"Enabling Time Borrowing Optimization"主题。
  • 添加了"Report Time Borrowing Data"主题。
2019.07.15 19.2
  • 更新了"Setting Operating Conditions"，包括SmartVID时序模型。
  • 在"Step 4: Run Timing Analysis"中添加了设置操作条件的步骤。
  • 在"Maximum Skew"主题中添加了关于专有路径的详细信息。
  • 在"Using Entity-bound SDC Files"主题中添加了创建entity-bound SDC文件的GUI步骤。
2019.04.15 19.1
  • 更正了"Timing Constraint Precedence"主题中的错字。
  • 更正了"Maximum Skew"主题中的错字。
  • 更新了"Viewing Design Assistant Recommendations"，包括最新的GUI变更。
2018.11.07 18.1
  • 改进了"Exclusive Clock Groups"主题的描述和图表。
2018.09.24 18.1
  • 增添了"Using Entity-bound SDC Files"主题。
  • 增添了"Scoping Entity-bound Constraints"主题。
  • 增添了"Entity-bound Constraint Examples"主题。
  • 修订了"Basic Timing Analysis Flow"部分，增添了顺序步骤组织，更新步骤和支持屏幕截图。
  • 在"Using the Timing Analyzer"部分中增添了Timing Analyzer截图。
  • 删除了"Creating a Constraint File from Templates with the Text Editor"主题，因为此版本软件中的该功能的限制。
  • 将"SDC Constraint Creation Summary"重命名为" Dual Clock SDC Example"。
  • 将"Default Settings"重命名为"Default Multicycle Analysis"。
  • 将"SDC (Clock and Exception) Assignments on Blackbox Ports"重命名为"Constraining Design Partition Ports"。
  • 增添了"Viewing Design Assistant Recommendations"主题。
2018.05.07 18.0
  • 首次发布，作为独立的Timing Analyzer User Guide的一部分
2017.11.27 17.1.0
  • 删除了过时的图：Design Flow with the Timing Analyzer。
  • 更新了Performing an Initial Analysis and Synthesis主题，增添了 Intel® Quartus® Prime Pro Edition命令。
2017.11.06 17.1
  • 更新了Using Fitter Overconstraints主题，用于 Intel® Stratix® 10支持。
2017.05.08 17.0
  • 增添了Using Fitter Overconstraints主题。
  • 增添了Clock Domain Crossing report主题。
2016.10.31 16.1
  • 进行了Intel重命名。
  • 添加了对-blackbox选项的支持，包括set_input_delay，set_output_delay，remove_input_delay，remove_output_delay。
2016.05.03 16.0 增添了新主题：SCDS (Clock and Exception) Assignments on Blackbox Ports
2015.11.02 15.1.0
  • 将Quartus II修改成Quartus Prime。
  • 添加了使用--mode=implement|finalize运行三角和四角分析的说明。
  • 添加了新的set_operating_conditions UI的说明。
2015.05.04 15.0.0 添加并更新了支持Arria 10新时序算法的内容：
  • Enhanced Timing Analysis for Arria 10
  • Maximum Skew (set_max_skew command)
  • Net Delay (set_net_delay command)
  • Create Generated Clocks (clock-as-data example)
2014.12.15 14.1 重要重组。修订并添加以下主题中的内容：
  • Timing Constraints
  • Create Clocks and Clock Constraints
  • Creating Generated Clocks
  • Creating Clock Groups
  • Clock Uncertainty
  • Running the Timing Analyzer
  • Generating Timing Reports
  • Understanding Results
  • Constraining and Analyzing with Tcl Commands
2014年8月 14.0a10.0 添加了Arria 10器件的命令行编译要求。
2014年6月 14.0
  • 次要更新。
  • 更新了格式。
2013年11月 13.1
  • 删除了HardCopy器件信息。
2012年6月 12.0
  • 重组章节。
  • 添加了“Creating a Constraint File from Intel® Quartus® Prime Templates with the Intel® Quartus® Prime Text Editor”部分，使用Insert Template 对话框创建一个SDC约束文件。
  • 添加了“Identifying the Intel® Quartus® Prime Software Executable from the SDC File”部分。
  • 修订的多周期异常部分。
2011年11月 11.1
  • 巩固Best Practices for the Timing Analyzer章节内容。
  • 更改为新文档模板。
2011年5月 11.0
  • 更新以改善流程。次要编辑更新。
2010年12月 10.1
  • 更改为新文档模板。
  • 修改并重新整理了整章。
  • 链接到 Intel® Quartus® Prime Help。
2010年7月 10.0 更新了SDC命令和Timing Analyzer GUI in Intel® Quartus® Prime Help的内容链接。
2009年11月 9.1 针对 Intel® Quartus® Prime 9.1进行的更新，包括：
  • 添加了关于添加和删除集合中项目的命令信息
  • 添加了关于set_timing_derate和report_skew命令的信息
  • 添加了关于最坏情况时序报告的信息
  • 次要的编辑更新
2008年11月 8.1 针对 Intel® Quartus® Prime 8.1所进行的更新，包括：
  • 增添了以下部分：

    第7-42页上的“set_net_delay”

    第7-49页上的“Annotated Delay”

    第7-66页上的“report_net_delay”

  • 更新了表中-append和-file < name >选项的描述
  • 使用8½” × 11”章节模板更新了整个章节
  • 次要编辑更新
二级标题