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2.5.1.1. Report Fmax Summary(报告Fmax汇总)
2.5.1.2. Report Timing(报告时序)
2.5.1.3. Report Timing By Source Files(按源文件报告时序)
2.5.1.4. Report Data Delay(报告数据延迟)
2.5.1.5. Report Net Delay(报告网络延迟)
2.5.1.6. Report Clocks and Clock Network(报告时钟和时钟网络)
2.5.1.7. Report Clock Transfers(报告时钟传输)
2.5.1.8. Report Metastability(报告亚稳定性)
2.5.1.9. Report CDC Viewer(报告CDC Viewer)
2.5.1.10. Report Asynchronous CDC(报告异步CDC)
2.5.1.11. Report Logic Depth(报告逻辑深度)
2.5.1.12. Report Neighbor Paths(报告相邻路径)
2.5.1.13. Report Register Spread
2.5.1.14. Report Route Net of Interest
2.5.1.15. Report Retiming Restrictions(报告重定时限制)
2.5.1.16. Report Register Statistics(报告寄存器统计)
2.5.1.17. Report Pipelining Information(报告流水线信息)
2.5.1.18. 报告时间借用数据
2.5.1.19. Report Exceptions and Exceptions Reachability(报告异常和异常可达性)
2.5.1.20. Report Bottlenecks(报告瓶颈)
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2.6.5.2. 创建虚拟时钟
虚拟时钟是设计中没有实际源的时钟,或者是不与设计直接交互的时钟。您可以在I/O约束中使用虚拟时钟来表示连接到FPGA的外部器件的时钟。
若要创建虚拟时钟,请使用create_clock约束和没有值的<targets>选项。
以下示例定义了一个100 MHz虚拟时钟,因为此命令没包含<targets>。
create_clock -period 10 -name my_virt_clk
包括虚拟时钟的I/O约束
您可以使用基本时钟来约束FPGA中的电路,使用虚拟时钟来表示驱动外部器件的时钟。
图 109. 虚拟时钟电路板拓扑结构下图显示了基本时钟(system_clk),虚拟时钟(virt_clk)和虚拟时钟约束示例的输出延迟。
下面示例命令创建了10 ns virt_clk虚拟时钟,占空比为50%,第一个上升沿出现在0 ns。此虚拟时钟接下来可以成为输出延迟约束的时钟源。
虚拟时钟约束
#create base clock for the design create_clock -period 5 [get_ports system_clk] #create the virtual clock for the external register create_clock -period 10 -name virt_clk #set the output delay referencing the virtual clock set_output_delay -clock virt_clk -max 1.5 [get_ports dataout] set_output_delay -clock virt_clk -min 0.0 [get_ports dataout]