仅对英特尔可见 — GUID: mwh1410383722386
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2.5.1.1. Report Fmax Summary(报告Fmax汇总)
2.5.1.2. Report Timing(报告时序)
2.5.1.3. Report Timing By Source Files(按源文件报告时序)
2.5.1.4. Report Data Delay(报告数据延迟)
2.5.1.5. Report Net Delay(报告网络延迟)
2.5.1.6. Report Clocks and Clock Network(报告时钟和时钟网络)
2.5.1.7. Report Clock Transfers(报告时钟传输)
2.5.1.8. Report Metastability(报告亚稳定性)
2.5.1.9. Report CDC Viewer(报告CDC Viewer)
2.5.1.10. Report Asynchronous CDC(报告异步CDC)
2.5.1.11. Report Logic Depth(报告逻辑深度)
2.5.1.12. Report Neighbor Paths(报告相邻路径)
2.5.1.13. Report Register Spread
2.5.1.14. Report Route Net of Interest
2.5.1.15. Report Retiming Restrictions(报告重定时限制)
2.5.1.16. Report Register Statistics(报告寄存器统计)
2.5.1.17. Report Pipelining Information(报告流水线信息)
2.5.1.18. 报告时间借用数据
2.5.1.19. Report Exceptions and Exceptions Reachability(报告异常和异常可达性)
2.5.1.20. Report Bottlenecks(报告瓶颈)
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2.6.5.1.1. 自动时钟检测和约束创建
使用derive_clocks命令在设计中自动创建基本时钟 derive_clocks命令等同于对驱动寄存器的时钟管脚的每个寄存器或端口使用create_clock命令。derive_clocks命令创建端口或寄存器上的时钟约束,以确保设计中的每个寄存器都有时钟约束,并且它将一个周期应用于设计中的所有基本时钟。
以下命令对无约束的基本时钟节点指定一个100 MHz要求的基本时钟。
derive_clocks -period 10
警告:
如果您的设计有一个以上的时钟,那么derive_clocks命令将所有时钟限制为同一指定频率。为了对设计的时序要求进行实际分析,请勿将derive_clocks命令用于最终时序签核。相反,请使用create_clock和create_generated_clock命令为设计中的所有时钟设置单独的时钟约束。
如果想要自动创建一些基本时钟,那么需要使用-create_base_clocks选项来derive_pll_clocks。通过使用此选项,derive_pll_clocks命令会根据您在生成PLL时指定的输入频率信息自动为每个PLL创建基本时钟。此功能适用于简单的port-to-PLL 连接。基本时钟不会自动生成复杂的PLL连接,例如级联PLL。您还可以使用命令derive_pll_clocks -create_base_clocks自动对所有PLL输入创建输入时钟。