仅对英特尔可见 — GUID: mwh1410383666549
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2.5.1.1. Report Fmax Summary(报告Fmax汇总)
2.5.1.2. Report Timing(报告时序)
2.5.1.3. Report Timing By Source Files(按源文件报告时序)
2.5.1.4. Report Data Delay(报告数据延迟)
2.5.1.5. Report Net Delay(报告网络延迟)
2.5.1.6. Report Clocks and Clock Network(报告时钟和时钟网络)
2.5.1.7. Report Clock Transfers(报告时钟传输)
2.5.1.8. Report Metastability(报告亚稳定性)
2.5.1.9. Report CDC Viewer(报告CDC Viewer)
2.5.1.10. Report Asynchronous CDC(报告异步CDC)
2.5.1.11. Report Logic Depth(报告逻辑深度)
2.5.1.12. Report Neighbor Paths(报告相邻路径)
2.5.1.13. Report Register Spread
2.5.1.14. Report Route Net of Interest
2.5.1.15. Report Retiming Restrictions(报告重定时限制)
2.5.1.16. Report Register Statistics(报告寄存器统计)
2.5.1.17. Report Pipelining Information(报告流水线信息)
2.5.1.18. 报告时间借用数据
2.5.1.19. Report Exceptions and Exceptions Reachability(报告异常和异常可达性)
2.5.1.20. Report Bottlenecks(报告瓶颈)
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2.6.2. SDC文件优先级
您必须将所有创建的.sdc文件添加到工程中,以便在fitting和时序分析期间进行读取。Fitter和Timing Analyzer根据.sdc文件在.qsf中出现的顺序对它们进行处理。如果没有.sdc出现在.qsf中,那么 Intel® Quartus® Prime软件将使用<current revision>.sdc在工程目录中搜索.sdc。
注: Intel® FPGA IP将IP的RTL和SDC约束封装在一个.ip文件中。因此,在一个工程的.qsf文件中,可能会有封装在包含.ip文件中的SDC约束的引用。
图 93. .sdc文件优先顺序
点击Settings > Timing Analyzer添加,删除或者修改.sdc文件的处理顺序,如第1步:指定Timing Analyzer设置所描述。
如果使用 Intel® Quartus® Prime Text Editor创建一个.sdc文件,那么保存文件时会默认使能 Add file to the project选项。如果使用任何其他编辑器创建.sdc文件,那么必须将此文件添加到工程中。
.sdc文件必须只包含时序约束命令。用于操作时序网表或控制编译的Tcl命令必须位于单独的Tcl脚本中。
注: 如果在命令行输入read_sdc命令而没有任何参数,那么Timing Analyzer将读取嵌入在HDL文件中的约束,然后遵照.sdc文件优先顺序读取.sdc文件。