Intel® Quartus® Prime Pro Edition用户指南: Timing Analyzer

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ID 683243
日期 10/02/2023
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1. 时序分析介绍 2. 使用 Intel® Quartus® Prime Timing Analyzer A. Intel® Quartus® Prime Pro Edition用户指南
1. 时序分析介绍 x
1.1. 在此版本中新增的内容 1.2. 时序分析基本概念 1.3. 时序分析概述文档修订历史
1.2. 时序分析基本概念 x
1.2.1. 时序路径和时钟分析 1.2.2. 时钟设置分析 1.2.3. 时钟保持分析 1.2.4. 恢复和移除分析(Recovery and removal analysis) 1.2.5. 多周期路径分析 1.2.6. 亚稳性分析(Metastability Analysis) 1.2.7. Timing Pessimism(时序误差) 1.2.8. 时钟数据分析(Clock-As-Data Analysis) 1.2.9. 多角时序分析(Multicorner Timing Analysis) 1.2.10. 时间借用(Time Borrowing)
1.2.1. 时序路径和时钟分析 x
1.2.1.1. 时间网表 1.2.1.2. 时序路径 1.2.1.3. 数据和时钟到达时间 1.2.1.4. 启动沿和锁存沿(Launch and Latch Edges)
1.2.5. 多周期路径分析 x
1.2.5.1. 多周期时钟保持 1.2.5.2. 多周期时钟设置
1.2.10. 时间借用(Time Borrowing) x
1.2.10.1. 时间借用限制 1.2.10.2. 包含锁存器的时间借用
2. 使用 Intel® Quartus® Prime Timing Analyzer x
2.1. 时序分析流程 2.2. 第1步：指定Timing Analyzer设置 2.3. 第2步：指定时序约束 2.4. 第3步：运行Timing Analyzer 2.5. 第4步：分析时序报告 2.6. 应用时序约束 2.7. Timing Analyzer Tcl命令 2.8. 导入编译结果的时序分析 2.9. 使用 Intel® Quartus® Prime Timing Analyzer文档修订历史 2.10. Intel® Quartus® Prime Pro Edition用户指南：Timing Analyzer存档
2.4. 第3步：运行Timing Analyzer x
2.4.1. 设置时序分析的操作条件 2.4.2. 使能时间借用优化(Enabling Time Borrowing Optimization) 2.4.3. 将严重警告升级为错误
2.5. 第4步：分析时序报告 x
2.5.1. 生成时序报告 2.5.2. Cross-Probing with Design Assistant 2.5.3. 从Timing Analyzer运行Design Assistant 2.5.4. 在其他工具中定位时序路径 2.5.5. 将约束与时序报告相关联
2.5.1. 生成时序报告 x
2.5.1.1. Report Fmax Summary(报告Fmax汇总) 2.5.1.2. Report Timing(报告时序) 2.5.1.3. Report Timing By Source Files(按源文件报告时序) 2.5.1.4. Report Data Delay(报告数据延迟) 2.5.1.5. Report Net Delay(报告网络延迟) 2.5.1.6. Report Clocks and Clock Network(报告时钟和时钟网络) 2.5.1.7. Report Clock Transfers(报告时钟传输) 2.5.1.8. Report Metastability(报告亚稳定性) 2.5.1.9. Report CDC Viewer(报告CDC Viewer) 2.5.1.10. Report Asynchronous CDC(报告异步CDC) 2.5.1.11. Report Logic Depth(报告逻辑深度) 2.5.1.12. Report Neighbor Paths(报告相邻路径) 2.5.1.13. Report Register Spread 2.5.1.14. Report Route Net of Interest 2.5.1.15. Report Retiming Restrictions(报告重定时限制) 2.5.1.16. Report Register Statistics(报告寄存器统计) 2.5.1.17. Report Pipelining Information(报告流水线信息) 2.5.1.18. 报告时间借用数据 2.5.1.19. Report Exceptions and Exceptions Reachability(报告异常和异常可达性) 2.5.1.20. Report Bottlenecks(报告瓶颈)
2.5.1.13. Report Register Spread x
2.5.1.13.1. 具有高时序路径端点张力的寄存器 2.5.1.13.2. 具有高即时扇出张力的寄存器
2.5.1.20. Report Bottlenecks(报告瓶颈) x
2.5.1.20.1. 指定自定义瓶颈标准
2.5.2. Cross-Probing with Design Assistant x
2.5.2.1. 从Design Assistant到Timing Analyzer的交叉探测
2.6. 应用时序约束 x
2.6.1. 建议的初始SDC约束 2.6.2. SDC文件优先级 2.6.3. 修改迭代约束 2.6.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files) 2.6.5. 创建时钟和时钟约束 2.6.6. 创建I/O约束 2.6.7. 创建延迟和偏斜约束(Creating Delay and Skew Constraints) 2.6.8. 创建时序异常(Creating Timing Exceptions) 2.6.9. 使用Fitter过约束(Using Fitter Overconstraints) 2.6.10. 示例电路和SDC文件
2.6.1. 建议的初始SDC约束 x
2.6.1.1. Create Clock (create_clock) 2.6.1.2. Derive PLL Clocks (derive_pll_clocks) 2.6.1.3. Derive Clock Uncertainty (derive_clock_uncertainty) 2.6.1.4. Set Clock Groups (set_clock_groups)
2.6.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files) x
2.6.4.1. 实体绑定的约束作用域(Entity-bound Constraint Scope) 2.6.4.2. 实体绑定的约束示例(Entity-bound Constraint Examples)
2.6.5. 创建时钟和时钟约束 x
2.6.5.1. 创建基本时钟 2.6.5.2. 创建虚拟时钟 2.6.5.3. 创建生成的时钟(create_generated_clock) 2.6.5.4. Deriving PLL Clocks(派生出PLL时钟) 2.6.5.5. 创建时钟组(set_clock_groups) 2.6.5.6. 时钟效应特性的考量 2.6.5.7. 约束CDC路径
2.6.5.1. 创建基本时钟 x
2.6.5.1.1. 自动时钟检测和约束创建
2.6.5.2. 创建虚拟时钟 x
2.6.5.2.1. 指定I/O接口不确定性 2.6.5.2.2. I/O接口时钟不确定性示例
2.6.5.3. 创建生成的时钟(create_generated_clock) x
2.6.5.3.1. 时钟分频器示例(-divide_by) 2.6.5.3.2. 时钟多路复用器示例
2.6.5.5. 创建时钟组(set_clock_groups) x
2.6.5.5.1. Exclusive Clock Groups(独占时钟组)(-logically_exclusive或者-physically_exclusive) 2.6.5.5.2. 异步时钟组(-asynchronous) 2.6.5.5.3. set_clock_groups约束技巧
2.6.5.6. 时钟效应特性的考量 x
2.6.5.6.1. Set Clock Latency (set_clock_latency) 2.6.5.6.2. 时钟不确定性
2.6.6. 创建I/O约束 x
2.6.6.1. 输入约束(set_input_delay) 2.6.6.2. 输出约束(set_output_delay)
2.6.7. 创建延迟和偏斜约束(Creating Delay and Skew Constraints) x
2.6.7.1. 高级I/O时序和电路板走线模型延迟(Advanced I/O Timing and Board Trace Model Delay) 2.6.7.2. 最大偏斜(Maximum Skew) (set_max_skew) 2.6.7.3. 网络延迟(Net Delay (set_net_delay))
2.6.8. 创建时序异常(Creating Timing Exceptions) x
2.6.8.1. 时序异常优先(Timing Exception Precedence) 2.6.8.2. 伪路径(False Paths) (set_false_path) 2.6.8.3. 最小和最大延迟 2.6.8.4. 多周期路径(Multicycle Paths) 2.6.8.5. 多周期异常示例 2.6.8.6. 延迟注释(Delay Annotation) 2.6.8.7. 约束设计分区端口
2.6.8.4. 多周期路径(Multicycle Paths) x
2.6.8.4.1. 常见的多周期应用 2.6.8.4.2. Relaxing Setup with Multicycle (set_multicyle_path) 2.6.8.4.3. 相移的使用(-phase)
2.6.8.5. 多周期异常示例 x
2.6.8.5.1. 默认的多周期分析 2.6.8.5.2. End Multicycle Setup = 2 and End Multicycle Hold = 0 2.6.8.5.3. End Multicycle Setup = 2 and End Multicycle Hold = 1 2.6.8.5.4. 具有目地时钟偏斜的相同频率时钟 2.6.8.5.5. 目地时钟频率是源时钟频率的倍数 2.6.8.5.6. 目地时钟频率是带偏移的源时钟频率的倍数 2.6.8.5.7. 源时钟频率是目的时钟频率的倍数 2.6.8.5.8. 源时钟频率是带偏移的目的时钟频率的倍数
2.7. Timing Analyzer Tcl命令 x
2.7.1. quartus_sta可执行文件 2.7.2. 集合命令(Collection Commands)
2.7.2. 集合命令(Collection Commands) x
2.7.2.1. 通配符 2.7.2.2. 添加和删除集合项 2.7.2.3. 集合查询(Query of Collections) 2.7.2.4. 使用get_pins命令
1. 时序分析介绍
2. 使用 Intel® Quartus® Prime Timing Analyzer
A. Intel® Quartus® Prime Pro Edition用户指南

2.6.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)

在整个设计流程中，在Synopsis Design Constraints (SDC)文件中指定的大多数时序约束在您的工程范围内都有一个全局作用域(global scope)。 如果您想将一组不同的约束与特定的设计实体关联起来，那么可以使用SDC_ENTITY_FILE assignment将SDC文件分配给您工程中的特定实体模块。实体绑定的SDC文件使您能够将约束专门针对需要的特定实体，从而显著提高了时序约束的准确性。这种方法避免了全局约束的无意后果，后者可能包含比预期更多的目标。因此，您可以对设计中这些约束生效的精确位置进行出色的控制。

另一项增强功能体现在增强的可移植性方面。当导出包含实体绑定SDC约束的分区时，您可以选择在导出文件中包含这些约束，方法是在 Export Design Partition窗口中选择Include entity-bound SDC files for the selected partition选项，或者在通过Tcl命令导出时使用-include_sdc_entity_in_partition参数。

要在 Intel® Quartus® Prime Pro Edition软件中使用实体绑定SDC文件方法将一个特定SDC文件与一个实体关联，请安装以下步骤进行：

  1. 生成一个新的SDC文件，并通过点击Project > Add/Remove files in project将此文件包含在您的工程中。
  2. 浏览文件列表，选择最新创建的SDC文件。
  3. 点击Properties按钮。
  4. 在Type下拉列表中，选择Synopsys Design Constraints File with entity binding。
    图 94. 实体绑定(Entity Binding)
  5. 在Entity下拉列表中，找到您想要绑定到SDC文件的实体。
  6. 点击OK，保存更改。

或者，您可以通过 Intel® Quartus® Prime软件工程设置文件中的以下assignment在一个特定SDC文件与一个实体之间建立关联：

QSF Assignment语法： 

set_global_assignment -entity <entity_name> -name SDC_ENTITY_FILE <sdc_file_name> \
-library <library_name> [-no_sdc_promotion] [-no_auto_inst_discovery]

其中：

Argument(参数) 说明
-entity <entity_name> 这是一个必需的参数。它定义了您要将SDC文件绑定到的实体。
-name SDC_ENTITY_FILE <sdc_file_name> 指定SDC文件名称。文件的名称是相对于工程路径的。

在作用域(scoping)方面，SDC_ENTITY_FILE的默认设置包含自动约束作用域，这意味着SDC文件中的任何get命令(例如：get_pins，get_ports等等)的每个结果都前面加上实例的路径。这会限制所有的get命令仅面向与SDC文件相关联的绑定实例内的目标项。您可以使用SDC命令中提供的-no_sdc_promotion参数来禁用此配置(这有助于实例级定位)。通过使用此选项，您可以通过显式提供当前实例的顶级路径或使用提供当前实例的顶级路径的get_current_instance命令来处理手动确定集合作用域(scoping)的责任。当将本地命令与那些需要面向全局，顶级路径或与SDC文件关联的实例之外的对象的命令相结合时，这种方法被证明是非常有用的。

-library <library_name> 表示引用实体的库。如果您选择不指定库，那么 Intel® Quartus® Prime Pro Edition软件会自动默认为altera_work库。

-no_sdc_promotion

-no_auto_inst_discovery

将任何实体绑定的SDC转换成一个全局SDC文件，在整个编译过程中只读取一次此文件，这使其特别适合将SDC与指定导出为qdb文件的实体捆绑在一起。此配置仍然允许SDC的集合过滤器在您的get命令中指定全局顶级路径。

本章节内容
实体绑定的约束作用域(Entity-bound Constraint Scope)
实体绑定的约束示例(Entity-bound Constraint Examples)

二级标题