仅对英特尔可见 — GUID: mwh1410383942731
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2.5.1.1. Report Fmax Summary(报告Fmax汇总)
2.5.1.2. Report Timing(报告时序)
2.5.1.3. Report Timing By Source Files(按源文件报告时序)
2.5.1.4. Report Data Delay(报告数据延迟)
2.5.1.5. Report Net Delay(报告网络延迟)
2.5.1.6. Report Clocks and Clock Network(报告时钟和时钟网络)
2.5.1.7. Report Clock Transfers(报告时钟传输)
2.5.1.8. Report Metastability(报告亚稳定性)
2.5.1.9. Report CDC Viewer(报告CDC Viewer)
2.5.1.10. Report Asynchronous CDC(报告异步CDC)
2.5.1.11. Report Logic Depth(报告逻辑深度)
2.5.1.12. Report Neighbor Paths(报告相邻路径)
2.5.1.13. Report Register Spread
2.5.1.14. Report Route Net of Interest
2.5.1.15. Report Retiming Restrictions(报告重定时限制)
2.5.1.16. Report Register Statistics(报告寄存器统计)
2.5.1.17. Report Pipelining Information(报告流水线信息)
2.5.1.18. 报告时间借用数据
2.5.1.19. Report Exceptions and Exceptions Reachability(报告异常和异常可达性)
2.5.1.20. Report Bottlenecks(报告瓶颈)
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2.6.8.5.5. 目地时钟频率是源时钟频率的倍数
在此示例中,5 ns的目地时钟频率值是10 ns的源时钟频率的整数倍。当PLL在目地时钟上生成具有相移的两个时钟时,目地时钟频率可以是源时钟频率的整数倍。
以下示例显示了一个设计,其中目地时钟频率是源时钟频率的倍数。
图 149. 目地时钟是源时钟的倍数
以下时序图显示了Timing Analyzer执行的默认设置检查分析。
图 150. 设置时序图
图 151. Setup Check计算
设置关系表明数据需要在edge two上采集;因此,您可以放宽(relax)设置要求。若要更正默认分析,需要通过值为2的结束多周期设置异常,将锁存沿移位一个时钟周期。以下多周期异常约束调整此示例中的默认分析:
多周期约束
set_multicycle_path -from [get_clocks clk_src] -to [get_clocks clk_dst] \ -setup -end 2
以下时序图显示了此示例的首选设置关系:
图 152. 首选的设置分析
以下时序图显示了Timing Analyzer执行的默认保持检查分析,结束多周期设置值为2。
图 153. 默认保持检查(Default Hold Check)
图 154. Hold Check计算
在此示例中,hold check one太具约束性。数据由0 ns上的边沿启动,并且必须根据前一个锁存沿在0 ns采集的数据进行检查,这没有出现在hold check one中。要更正默认分析,必须使用结束多周期保持异常。