仅对英特尔可见 — GUID: mwh1410383632438
Ixiasoft
仅对英特尔可见 — GUID: mwh1410383632438
Ixiasoft
1.2.8. 时钟数据分析(Clock-As-Data Analysis)
数据路径是一个同步单元的输出与另一个同步单元的输入之间的连接。
一个时钟是与同步单元的时钟管脚的连接。但是,对于更复杂的FPGA设计,例如使用源同步接口的设计,这种简化的视图是足够的。Timing Analyzer在包含诸如时钟分频器和DDR源同步输出的单元的电路中进行时钟数据(clock-as-data)分析。
您可以将输入时钟端口与输出时钟端口之间的连接可以视为一个时钟路径或数据路径。简化的源同步输出显示了一个从端口clk_in到端口clk_out的路径既是时钟路径又是数据路径的设计。时钟路径是从端口clk_in到寄存器reg_data时钟管脚。数据路径是从端口clk_in到端口clk_out。
通过时钟数据(clock-as-data)分析,Timing Analyzer可根据用户约束提供更准确的路径分析。在时钟路径分析中, Timing Analyzer包含了与锁相环(PLL)相关的任何相移。对于数据路径分析,Timing Analyzer包含了与PLL相关的任何相移,而不是忽略这些相移。
时钟数据(clock-as-data)分析也适用于内部生成的时钟分频器。在下图中,波形为逆变器反馈路径,是在时序分析期间进行分析的。分频寄存器的输出决定了启动时间,寄存器的时钟端口决定了锁存时间。