仅对英特尔可见 — GUID: mwh1410383688018
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2.5.1.1. Report Fmax Summary(报告Fmax汇总)
2.5.1.2. Report Timing(报告时序)
2.5.1.3. Report Timing By Source Files(按源文件报告时序)
2.5.1.4. Report Data Delay(报告数据延迟)
2.5.1.5. Report Net Delay(报告网络延迟)
2.5.1.6. Report Clocks and Clock Network(报告时钟和时钟网络)
2.5.1.7. Report Clock Transfers(报告时钟传输)
2.5.1.8. Report Metastability(报告亚稳定性)
2.5.1.9. Report CDC Viewer(报告CDC Viewer)
2.5.1.10. Report Asynchronous CDC(报告异步CDC)
2.5.1.11. Report Logic Depth(报告逻辑深度)
2.5.1.12. Report Neighbor Paths(报告相邻路径)
2.5.1.13. Report Register Spread
2.5.1.14. Report Route Net of Interest
2.5.1.15. Report Retiming Restrictions(报告重定时限制)
2.5.1.16. Report Register Statistics(报告寄存器统计)
2.5.1.17. Report Pipelining Information(报告流水线信息)
2.5.1.18. 报告时间借用数据
2.5.1.19. Report Exceptions and Exceptions Reachability(报告异常和异常可达性)
2.5.1.20. Report Bottlenecks(报告瓶颈)
2.6.1. 建议的初始SDC约束
2.6.2. SDC文件优先级
2.6.3. 修改迭代约束
2.6.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files)
2.6.5. 创建时钟和时钟约束
2.6.6. 创建I/O约束
2.6.7. 创建延迟和偏斜约束(Creating Delay and Skew Constraints)
2.6.8. 创建时序异常(Creating Timing Exceptions)
2.6.9. 使用Fitter过约束(Using Fitter Overconstraints)
2.6.10. 示例电路和SDC文件
基本.sdc约束示例
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2.6.10. 示例电路和SDC文件
下面的.sdc文件演示了约束一个双时钟,锁相环(PLL)示例以及其他常见的同步设计单元。
基本.sdc约束示例
# Create clock constraints create_clock -name clockone -period 10.000Ns [get_ports {clk1}] create_clock -name clocktwo -period 10.000Ns [get_ports {clk2}] # Create virtual clocks for input and output delay constraints create clock -name clockone_ext -period 10.000Ns create clock -name clocktwo_ext -period 10.000Ns # derive PLL clocks to create the altpll0| clock referenced later derive_pll_clocks # derive clock uncertainty derive_clock_uncertainty # Specify that clockone and clocktwo are unrelated by assigning # them to separate asynchronous groups set_clock_groups \ -asynchronous \ -group {clockone} \ -group {clocktwo altpll0|altpll_component|auto_generated|pll1|clk[0]} # set input and output delays set_input_delay -clock { clockone_ext } -max 4 [get_ports {data1}] set_input_delay -clock { clockone_ext } -min -1 [get_ports {data1}] set_input_delay -clock { clockone_ext } -max 4 [get_ports {data2}] set_input_delay -clock { clockone_ext } -min -1 [get_ports {data2}] set_output_delay -clock { clocktwo_ext } -max 6 [get_ports {dataout}] set_output_delay -clock { clocktwo_ext } -min -3 [get_ports {dataout}]
.sdc文件包含以下基本约束,这些基本约束通常包含在大多数设计中:
- clockone和clocktwo定义为基本时钟和设计中节点的这些约束的assignment。
- clockone_ext和clocktwo_ext定义为虚拟时钟,代表驱动与FPGA连接的外部器件的时钟。
- PLL输出上生成时钟的自动推导。
- 时钟不确定性的推导。
- 两个时钟组的规范,第一个包含clockone及其相关时钟,第二个包含clocktwo和PLL的输出。此规范覆盖设计中所有时钟的默认分析相互关联。
- 设计的输入和输出延迟规范。
图 173. 双时钟设计约束示例
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