仅对英特尔可见 — GUID: ptu1614354759820
Ixiasoft
2.5.1.1. Report Fmax Summary(报告Fmax汇总)
2.5.1.2. Report Timing(报告时序)
2.5.1.3. Report Timing By Source Files(按源文件报告时序)
2.5.1.4. Report Data Delay(报告数据延迟)
2.5.1.5. Report Net Delay(报告网络延迟)
2.5.1.6. Report Clocks and Clock Network(报告时钟和时钟网络)
2.5.1.7. Report Clock Transfers(报告时钟传输)
2.5.1.8. Report Metastability(报告亚稳定性)
2.5.1.9. Report CDC Viewer(报告CDC Viewer)
2.5.1.10. Report Asynchronous CDC(报告异步CDC)
2.5.1.11. Report Logic Depth(报告逻辑深度)
2.5.1.12. Report Neighbor Paths(报告相邻路径)
2.5.1.13. Report Register Spread
2.5.1.14. Report Route Net of Interest
2.5.1.15. Report Retiming Restrictions(报告重定时限制)
2.5.1.16. Report Register Statistics(报告寄存器统计)
2.5.1.17. Report Pipelining Information(报告流水线信息)
2.5.1.18. 报告时间借用数据
2.5.1.19. Report Exceptions and Exceptions Reachability(报告异常和异常可达性)
2.5.1.20. Report Bottlenecks(报告瓶颈)
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2.5.1.16. Report Register Statistics(报告寄存器统计)
Timing Analyzer的Reports > Design Metrics > Report Register Statistics命令使您能够报告设计中同步和异步复位,超级寄存器以及具有时钟使能的寄存器的数量。 您可以使用此信息并结合时序裕量(timing slack),拥塞和其他分析报告来确定您设计中的时序关键部分, 这些部分可以删除复位或更改控制方案,以更有效地满足时序要求。
图 71. 报告寄存器统计(截断的报告)
注:
- 此报告在post-synthesis (DNI flow)和规划后时序分析(post-plan timing analysis)中的工作原理类似。然而,此报告的Without a Clock列对综合后时序分析更有帮助,因为传统的(non-SDC-on-RTL) SDC通常不在综合后模式下进行加载,所以通过使用此报告,您可以分析在没有SDC的情况下如何影响时序。
- 从derive_clocks命令生成的时钟不计为用户时钟。
- 报告的Without a Control Signal列标识那些没有对应的控制信号的寄存器。
- 报告的Synchronous Load列标识只能应用于 Intel® Arria® 10器件的任何同步负载。 only.
Without a Clock列告知您寄存器的数量,其中没有已定义的时钟驱动Register Count列中显示的层次结构中的寄存器。此列中的0值表示您的设计中有SDC定义的时钟驱动寄存器。Unique Clocks列指示Register Count标识的层次结构中唯一SDC定义的时钟驱动寄存器的数量。若要查看这些列,请使能对话框中的Show registers without clocks和Show the number of unique clocks feeding registers额外选项,当您运行报告时会出现此对话框,如下图所示:
图 72. Report Register Statistics额外选项对话框