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2.5.1.1. Report Fmax Summary(报告Fmax汇总)
2.5.1.2. Report Timing(报告时序)
2.5.1.3. Report Timing By Source Files(按源文件报告时序)
2.5.1.4. Report Data Delay(报告数据延迟)
2.5.1.5. Report Net Delay(报告网络延迟)
2.5.1.6. Report Clocks and Clock Network(报告时钟和时钟网络)
2.5.1.7. Report Clock Transfers(报告时钟传输)
2.5.1.8. Report Metastability(报告亚稳定性)
2.5.1.9. Report CDC Viewer(报告CDC Viewer)
2.5.1.10. Report Asynchronous CDC(报告异步CDC)
2.5.1.11. Report Logic Depth(报告逻辑深度)
2.5.1.12. Report Neighbor Paths(报告相邻路径)
2.5.1.13. Report Register Spread
2.5.1.14. Report Route Net of Interest
2.5.1.15. Report Retiming Restrictions(报告重定时限制)
2.5.1.16. Report Register Statistics(报告寄存器统计)
2.5.1.17. Report Pipelining Information(报告流水线信息)
2.5.1.18. 报告时间借用数据
2.5.1.19. Report Exceptions and Exceptions Reachability(报告异常和异常可达性)
2.5.1.20. Report Bottlenecks(报告瓶颈)
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1.2. 时序分析基本概念
本用户指南对以下用于描述时序分析的概念作了介绍:
术语 | 定义 |
---|---|
到达时间(Arrival time) | 相对于寄存器管脚上的所需时间,Timing Analyzer计算寄存器管脚上数据和时钟到达时间。 |
单元(Cell) | 包含查找表(LUT),寄存器,数字信号处理(DSP)模块,存储器模块或者I/O单元的器件资源。在Intel Stratix® 系列器件中,LUT和寄存器包含在逻辑单元(LE)中(modeled as cell)。 |
时钟(Clock) | 命名信号,代表设计内部或外部的时钟域。 |
时钟数据分析(Clock-as-data analysis) | 针对复杂路径的更精确时序分析,包括与时钟路径的PLL相关的任何相移,并考虑到针对数据路径的任何相关相移。 |
时钟保持时间(clock hold time) | 从时钟输入上的一个有效跳变后到输入管脚(驱动数据输入或者时钟使能)上的信号必须稳定的最小时间间隔。 |
时钟启动和锁存沿(Clock launch and latch edge) | 启动沿(launch edge)是发送寄存器或者其他顺序单元数据的时钟沿,用作数据传输的源。锁存沿(latch edge)是采集寄存器或者其他顺序单元数据端口上的数据的有效时钟沿,用作数据传输的目的地。 |
时钟误差(clock pessimism) | 时钟误差(clock pessimism)是指在静态时序分析期间使用与公共时钟路径相关联的最大(而非最小)延迟变化。 |
时钟设置时间(clock setup time) | 在数据输入上一个信号的置位与时钟输入从低电平到高电平的跳变的置位之间的最小时间间隔。 |
最大或最小延迟约束(maximum or minimum delay constraint) | 通过非默认建立或保持关系指定时序路径分析的约束。 |
Net | 两个或多个互连组件的集合。 |
节点(Node) | 代表承载一个信号的导线,信号在设计中不同逻辑组件之间传播。最基本的计时网表单元。用于表示端口,管脚和寄存器。 |
管脚(Pin) | 单元的输入或输出。 |
端口(Port) | 顶级模块输入或输出;例如,器件管脚。 |
亚稳态(Metastability) | 当信号在不相关或异步时钟域中的电路之间传输时,可能出现亚稳态问题。Timing Analyzer分析设计中亚稳态的可能性,并计算同步寄存器链的MTBF。 |
多角分析(Multicorner analysis) | 慢速和快速时序角的时序分析,在各种电压,工艺和温度操作条件下验证您的设计。 |
多周期路径(Multicycle paths) | 要求一个用于正确分析的非默认时钟周期数的数据路径。 |
恢复和移除时间(Recovery and removal time) | 恢复时间是对于下一个时钟边沿的异步控制信号置低的最小时间长度。移除时间是一个异步控制信号置低的的最小时间长度,此信号在有效时钟沿后必须是稳定的。 |
时序网表(Timing netlist) | Compiler生成的列表,包含设计的综合节点和连接。Timing Analyzer需要此网表来执行时序分析。 |
时序路径(Timing path) | 任意两个有序设计节点之间的有线连接(net),例如一个寄存器输出到另一个寄存器的输入。 |