仅对英特尔可见 — GUID: mwh1412203473349
Ixiasoft
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2.6.1.1. Create Clock (create_clock)
Create Clock (create_clock)约束使您能够定义设计中时钟的属性和要求。您必须定义时钟约束以确定设计的性能并限制进入FPGA的外部时钟。您可以在Timing Analyzer GUI中直接输入约束,也可以直接在.sdc文件中输入约束。
您可以指定约束所应用的Clock name (-name),时钟Period (-period),上升和下降Waveform edge值(-waveform)和目标信号。
以下命令创建一个8 ns周期的sys_clk时钟,并将此时钟应用于fpga_clk端口:
create_clock -name sys_clk -period 8.0 \ [get_ports fpga_clk]
默认情况下,sys_clk示例时钟在time 0 ns上有一个上升沿,占空比为50%,在time 4 ns上有一个下降沿。如果您需要不同的占空比或表示一个偏斜,那么需要指定-waveform选项。
通常,您命名的时钟与您指定的端口名称相同。在上面的示例中,以下约束完成此操作:
create_clock -name fpga_clk -period 8.0 [get_ports fpga_clk]
现在有两个称为fpga_clk的独特对象,一个设计端口和一个应用于该端口的时钟。
在Tcl语法中,方括号执行其中的命令。[get_ports fpga_clk]执行一个查找并返回设计中与fpga_clk匹配的所有端口的集合的命令。