仅对英特尔可见 — GUID: mwh1410383555145
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2.5.1.1. Report Fmax Summary(报告Fmax汇总)
2.5.1.2. Report Timing(报告时序)
2.5.1.3. Report Timing By Source Files(按源文件报告时序)
2.5.1.4. Report Data Delay(报告数据延迟)
2.5.1.5. Report Net Delay(报告网络延迟)
2.5.1.6. Report Clocks and Clock Network(报告时钟和时钟网络)
2.5.1.7. Report Clock Transfers(报告时钟传输)
2.5.1.8. Report Metastability(报告亚稳定性)
2.5.1.9. Report CDC Viewer(报告CDC Viewer)
2.5.1.10. Report Asynchronous CDC(报告异步CDC)
2.5.1.11. Report Logic Depth(报告逻辑深度)
2.5.1.12. Report Neighbor Paths(报告相邻路径)
2.5.1.13. Report Register Spread
2.5.1.14. Report Route Net of Interest
2.5.1.15. Report Retiming Restrictions(报告重定时限制)
2.5.1.16. Report Register Statistics(报告寄存器统计)
2.5.1.17. Report Pipelining Information(报告流水线信息)
2.5.1.18. 报告时间借用数据
2.5.1.19. Report Exceptions and Exceptions Reachability(报告异常和异常可达性)
2.5.1.20. Report Bottlenecks(报告瓶颈)
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1.2.1.4. 启动沿和锁存沿(Launch and Latch Edges)
所有的时序分析都需要有一个或多个时钟信号。Timing Analyzer通过分析时钟的启动沿和时钟锁存沿之间的时钟设置和保持关系来确定设计中所有寄存器到寄存器传输的时钟关系。
时钟信号的启动沿(launch edge)是发送寄存器或者其他顺序单元数据的时钟沿,用作数据传输的源。锁存沿(latch edge)是采集寄存器或者其他顺序单元数据端口上的数据的有效时钟沿,用作数据传输的目的地。
图 6. 启动沿和锁存沿(10ns apart)的建立和保持关系在此示例中,启动沿在0 ns发送寄存器reg1的数据,寄存器reg2在10 ns被锁存沿触发时采集数据。数据在下一个锁存沿之前到达目地寄存器。
您必须通过对每个时钟源节点分配一个时钟约束来定义设计中的所有时钟。这些时钟约束提供了可重复数据关系所需要的结构。如果不限制设计中的时钟,那么 Intel® Quartus® Prime软件会对所有时钟作为1 GHz进行分析,以最大化基于时序的Fitter工作量。要确保实际的slack值,必须使用实际值对设计中的所有时钟进行约束。