仅对英特尔可见 — GUID: mwh1412358083948
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2.5.1.1. Report Fmax Summary(报告Fmax汇总)
2.5.1.2. Report Timing(报告时序)
2.5.1.3. Report Timing By Source Files(按源文件报告时序)
2.5.1.4. Report Data Delay(报告数据延迟)
2.5.1.5. Report Net Delay(报告网络延迟)
2.5.1.6. Report Clocks and Clock Network(报告时钟和时钟网络)
2.5.1.7. Report Clock Transfers(报告时钟传输)
2.5.1.8. Report Metastability(报告亚稳定性)
2.5.1.9. Report CDC Viewer(报告CDC Viewer)
2.5.1.10. Report Asynchronous CDC(报告异步CDC)
2.5.1.11. Report Logic Depth(报告逻辑深度)
2.5.1.12. Report Neighbor Paths(报告相邻路径)
2.5.1.13. Report Register Spread
2.5.1.14. Report Route Net of Interest
2.5.1.15. Report Retiming Restrictions(报告重定时限制)
2.5.1.16. Report Register Statistics(报告寄存器统计)
2.5.1.17. Report Pipelining Information(报告流水线信息)
2.5.1.18. 报告时间借用数据
2.5.1.19. Report Exceptions and Exceptions Reachability(报告异常和异常可达性)
2.5.1.20. Report Bottlenecks(报告瓶颈)
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2.6.1. 建议的初始SDC约束
在初始.sdc文件中包含以下基本SDC约束。
以下示例显示了建议的初始SDC约束在简单双时钟设计中的应用:
create_clock -period 20.00 -name adc_clk [get_ports adc_clk] create_clock -period 8.00 -name sys_clk [get_ports sys_clk] derive_pll_clocks derive_clock_uncertainty
注: 仅 Intel® Arria® 10和 Intel® Cyclone® 10 GX器件支持Derive PLL Clocks (derive_pll_clocks)约束。对于所有其他受支持的器件,Timing Analyzer自动从绑定到相关IP的约束获得PLL时钟。