Intel® Quartus® Prime Pro Edition用户指南: Timing Analyzer

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ID 683243
日期 10/02/2023
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1. 时序分析介绍 2. 使用 Intel® Quartus® Prime Timing Analyzer A. Intel® Quartus® Prime Pro Edition用户指南
1. 时序分析介绍 x
1.1. 在此版本中新增的内容 1.2. 时序分析基本概念 1.3. 时序分析概述文档修订历史
1.2. 时序分析基本概念 x
1.2.1. 时序路径和时钟分析 1.2.2. 时钟设置分析 1.2.3. 时钟保持分析 1.2.4. 恢复和移除分析(Recovery and removal analysis) 1.2.5. 多周期路径分析 1.2.6. 亚稳性分析(Metastability Analysis) 1.2.7. Timing Pessimism(时序误差) 1.2.8. 时钟数据分析(Clock-As-Data Analysis) 1.2.9. 多角时序分析(Multicorner Timing Analysis) 1.2.10. 时间借用(Time Borrowing)
1.2.1. 时序路径和时钟分析 x
1.2.1.1. 时间网表 1.2.1.2. 时序路径 1.2.1.3. 数据和时钟到达时间 1.2.1.4. 启动沿和锁存沿(Launch and Latch Edges)
1.2.5. 多周期路径分析 x
1.2.5.1. 多周期时钟保持 1.2.5.2. 多周期时钟设置
1.2.10. 时间借用(Time Borrowing) x
1.2.10.1. 时间借用限制 1.2.10.2. 包含锁存器的时间借用
2. 使用 Intel® Quartus® Prime Timing Analyzer x
2.1. 时序分析流程 2.2. 第1步：指定Timing Analyzer设置 2.3. 第2步：指定时序约束 2.4. 第3步：运行Timing Analyzer 2.5. 第4步：分析时序报告 2.6. 应用时序约束 2.7. Timing Analyzer Tcl命令 2.8. 导入编译结果的时序分析 2.9. 使用 Intel® Quartus® Prime Timing Analyzer文档修订历史 2.10. Intel® Quartus® Prime Pro Edition用户指南：Timing Analyzer存档
2.4. 第3步：运行Timing Analyzer x
2.4.1. 设置时序分析的操作条件 2.4.2. 使能时间借用优化(Enabling Time Borrowing Optimization) 2.4.3. 将严重警告升级为错误
2.5. 第4步：分析时序报告 x
2.5.1. 生成时序报告 2.5.2. Cross-Probing with Design Assistant 2.5.3. 从Timing Analyzer运行Design Assistant 2.5.4. 在其他工具中定位时序路径 2.5.5. 将约束与时序报告相关联
2.5.1. 生成时序报告 x
2.5.1.1. Report Fmax Summary(报告Fmax汇总) 2.5.1.2. Report Timing(报告时序) Extra Info选项卡上的Setup Slack Breakdown 2.5.1.3. Report Timing By Source Files(按源文件报告时序) 2.5.1.4. Report Data Delay(报告数据延迟) 2.5.1.5. Report Net Delay(报告网络延迟) 2.5.1.6. Report Clocks and Clock Network(报告时钟和时钟网络) 2.5.1.7. Report Clock Transfers(报告时钟传输) 2.5.1.8. Report Metastability(报告亚稳定性) 2.5.1.9. Report CDC Viewer(报告CDC Viewer) 2.5.1.10. Report Asynchronous CDC(报告异步CDC) 2.5.1.11. Report Logic Depth(报告逻辑深度) 2.5.1.12. Report Neighbor Paths(报告相邻路径) 2.5.1.13. Report Register Spread 2.5.1.14. Report Route Net of Interest 2.5.1.15. Report Retiming Restrictions(报告重定时限制) 2.5.1.16. Report Register Statistics(报告寄存器统计) 2.5.1.17. Report Pipelining Information(报告流水线信息) 2.5.1.18. 报告时间借用数据 2.5.1.19. Report Exceptions and Exceptions Reachability(报告异常和异常可达性) 2.5.1.20. Report Bottlenecks(报告瓶颈)
2.5.1.13. Report Register Spread x
2.5.1.13.1. 具有高时序路径端点张力的寄存器 2.5.1.13.2. 具有高即时扇出张力的寄存器
2.5.1.20. Report Bottlenecks(报告瓶颈) x
2.5.1.20.1. 指定自定义瓶颈标准
2.5.2. Cross-Probing with Design Assistant x
2.5.2.1. 从Design Assistant到Timing Analyzer的交叉探测
2.6. 应用时序约束 x
2.6.1. 建议的初始SDC约束 2.6.2. SDC文件优先级 2.6.3. 修改迭代约束 2.6.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files) 2.6.5. 创建时钟和时钟约束 2.6.6. 创建I/O约束 2.6.7. 创建延迟和偏斜约束(Creating Delay and Skew Constraints) 2.6.8. 创建时序异常(Creating Timing Exceptions) 2.6.9. 使用Fitter过约束(Using Fitter Overconstraints) 2.6.10. 示例电路和SDC文件
2.6.1. 建议的初始SDC约束 x
2.6.1.1. Create Clock (create_clock) 2.6.1.2. Derive PLL Clocks (derive_pll_clocks) 2.6.1.3. Derive Clock Uncertainty (derive_clock_uncertainty) 2.6.1.4. Set Clock Groups (set_clock_groups)
2.6.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files) x
2.6.4.1. 实体绑定的约束作用域(Entity-bound Constraint Scope) 2.6.4.2. 实体绑定的约束示例(Entity-bound Constraint Examples)
2.6.5. 创建时钟和时钟约束 x
2.6.5.1. 创建基本时钟 2.6.5.2. 创建虚拟时钟 2.6.5.3. 创建生成的时钟(create_generated_clock) 2.6.5.4. Deriving PLL Clocks(派生出PLL时钟) 2.6.5.5. 创建时钟组(set_clock_groups) 2.6.5.6. 时钟效应特性的考量 2.6.5.7. 约束CDC路径
2.6.5.1. 创建基本时钟 x
2.6.5.1.1. 自动时钟检测和约束创建
2.6.5.2. 创建虚拟时钟 x
2.6.5.2.1. 指定I/O接口不确定性 2.6.5.2.2. I/O接口时钟不确定性示例
2.6.5.3. 创建生成的时钟(create_generated_clock) x
2.6.5.3.1. 时钟分频器示例(-divide_by) 2.6.5.3.2. 时钟多路复用器示例
2.6.5.5. 创建时钟组(set_clock_groups) x
2.6.5.5.1. Exclusive Clock Groups(独占时钟组)(-logically_exclusive或者-physically_exclusive) 2.6.5.5.2. 异步时钟组(-asynchronous) 2.6.5.5.3. set_clock_groups约束技巧
2.6.5.6. 时钟效应特性的考量 x
2.6.5.6.1. Set Clock Latency (set_clock_latency) 2.6.5.6.2. 时钟不确定性
2.6.6. 创建I/O约束 x
2.6.6.1. 输入约束(set_input_delay) 2.6.6.2. 输出约束(set_output_delay)
2.6.7. 创建延迟和偏斜约束(Creating Delay and Skew Constraints) x
2.6.7.1. 高级I/O时序和电路板走线模型延迟(Advanced I/O Timing and Board Trace Model Delay) 2.6.7.2. 最大偏斜(Maximum Skew) (set_max_skew) 2.6.7.3. 网络延迟(Net Delay (set_net_delay))
2.6.8. 创建时序异常(Creating Timing Exceptions) x
2.6.8.1. 时序异常优先(Timing Exception Precedence) 2.6.8.2. 伪路径(False Paths) (set_false_path) 2.6.8.3. 最小和最大延迟 2.6.8.4. 多周期路径(Multicycle Paths) 2.6.8.5. 多周期异常示例 2.6.8.6. 延迟注释(Delay Annotation) 2.6.8.7. 约束设计分区端口
2.6.8.4. 多周期路径(Multicycle Paths) x
2.6.8.4.1. 常见的多周期应用 2.6.8.4.2. Relaxing Setup with Multicycle (set_multicyle_path) 2.6.8.4.3. 相移的使用(-phase)
2.6.8.5. 多周期异常示例 x
2.6.8.5.1. 默认的多周期分析 2.6.8.5.2. End Multicycle Setup = 2 and End Multicycle Hold = 0 2.6.8.5.3. End Multicycle Setup = 2 and End Multicycle Hold = 1 2.6.8.5.4. 具有目地时钟偏斜的相同频率时钟 2.6.8.5.5. 目地时钟频率是源时钟频率的倍数 2.6.8.5.6. 目地时钟频率是带偏移的源时钟频率的倍数 2.6.8.5.7. 源时钟频率是目的时钟频率的倍数 2.6.8.5.8. 源时钟频率是带偏移的目的时钟频率的倍数
2.7. Timing Analyzer Tcl命令 x
2.7.1. quartus_sta可执行文件 2.7.2. 集合命令(Collection Commands)
2.7.2. 集合命令(Collection Commands) x
2.7.2.1. 通配符 2.7.2.2. 添加和删除集合项 2.7.2.3. 集合查询(Query of Collections) 2.7.2.4. 使用get_pins命令
1. 时序分析介绍
2. 使用 Intel® Quartus® Prime Timing Analyzer
A. Intel® Quartus® Prime Pro Edition用户指南

2.5.1.2. Report Timing(报告时序)

Timing Analyzer的Reports > Timing Slack > Report Timing…命令使您能够通过指定设置来报告设计中任何路径或时钟域的时序。等效的脚本命令是report_timing。

图 44. Report Timing报告

您可以指定各种选项来自定义报告。您可以指定报告显示的Clocks和Targets，要运行的Analysis Type，是否在报告中显示Extra Info以及报告的Output选项。例如，您可以增加要报告的路径数量，添加一个Target filter和添加一个From Clock。

图 45. Report Timing对话框(上面部分)
图 46. Report Timing对话框(下面部分)
表 6.  Report Timing设置
选项 说明
Clocks 报告中的From Clock和To Clock filter路径仅显示您指定的启动(launching)或者锁存(latching)时钟。
Targets 指定From Clock和To Clock的目标节点，报告仅包含这些端点的路径。对此选项指定一个I/O或寄存器名称或者I/O端口。此域也支持通配符。例如，仅报告具有特定层次结构的路径：
report_timing -from *|egress:egress_inst|* \
     -to *|egress:egress_inst|* -(other options)
当From，To或者Through框为空时，Timing Analyzer假定器件中所有可能的目标。Through选项对通过组合逻辑或单元上特定管脚的路径的路径的报告进行限制。
Analysis type Analysis type选项是Setup，Hold，Recovery或者Removal。Timing Analyzer对您选择的分析类型报告结果。
Paths 指定按照端点(endpoint)和时序裕量(slack)级别显示的路径数量。Report number of paths的默认值为10，否则报告可能会很长。使能Pairs only仅列出每对源(source)和目标(destination)的一条路径。通过Maximum number of paths per endpoints进一步限制。您也可以在Maximum slack limit域中输入一个值来过滤路径。
Extra Info 提供了与诊断时序故障根本原因相关的额外信息，例如：设置时序欲量细目(setup slack breakdown)和由拥塞和保持时间修复导致的意外布线迂回。指定是否在报告中包括None，Basic或者All额外信息。Extra Info选项卡数据能够帮助您识别潜在的，不必要的布线迂回，以及限制路径fMAX性能的布局或者电路问题。请参考Extra Info选项卡上的Setup Slack Breakdown。
  • All—报告包括Extra Info选项卡，此选项卡报告通过RAM或DSP模块的未注册输出的源时序端点或通过DSP模块的未注册输入的目标时序端点的额外信息。Data Path选项卡包括Estimated Delay Added for Hold和Route Stage Congestion Impact数据。
  • Basic—报告包括Extra Info选项卡，但在Data Path选项卡上没有额外信息。
  • None—报告不包Extra Info选项卡和Data Path选项卡上的其他额外信息。
Output 指定分析包括在输出中的路径类型Detail level：
  • Summary—级别包括基本汇总报告。请查看Summary报告中的Clock Skew栏。如果偏斜少于+/-150ps，那么时钟树在源与目的之间达到良好的平衡。
  • Path only—显示所有详细信息，但Data Path选项卡将时钟树显示为一行项。
  • Path and Clock—在时钟方面，显示与Path only相同的内容。
  • Full path—当出现更高的时钟偏斜时，请使能Full path选项。此选项将时钟树分解的更详细，显示了每个单元，包括输入缓冲器，PLL，全局缓冲器(称为CLKCTRL_)和任何逻辑。 请查看此数据来确定设计中时钟偏斜的原因。使用Full path选项进行I/O分析，因为只有源时钟或目的时钟位于FPGA内部，因此延迟是满足时序的关键因素。
Show routing 在报告中显示布线数据。
Split the report by operating conditions 对于操作条件时序角，按每个操作条件划分数据。
Report panel name 指定报告面板的名称。您可以选择使能File name，将信息写入到一个文件中。如果您将.htm或者.html作为后缀，那么Timing Analyzer会生成HTML格式的报告。如果您使能File name，那么您可以使用最新的数据覆盖Overwrite文件或者添加后缀Append。
Tcl command 显示与所选的GUI选项对应的Tcl语法。您可以将命令从Console复制到Tcl文件中。
图 47. Extra Info选项卡

Extra Info选项卡上的Setup Slack Breakdown

Extra Info选项卡包括其他时序指标，可帮助您诊断时序收敛问题，包括用于路径的Setup Slack Breakdown。

路径的时序欲量(slack)指定了该路径满足其时序要求的余量。设置时序欲量细目(setup slack breakdown)是Timing Analyzer根据以下时序要求和路径单元延迟计算得出的数值：

图 48.  Setup Slack Breakdown计算

一条路径可能因为多种原因而无法满足时序要求。例如，时钟关系可能非常紧密，或者可能存在过多的布线延迟，从而导致时序路径故障。计算时序路径的固有余量，然后将此余量与其他路径的延迟进行比较，这样可以帮助确定路径未满足时序要求的具体原因。

Extra Info选项卡可以帮助您确定因拥塞和保持时间修复而导致的潜在的重大或意外的布线迂回。Extra Info选项卡也可以报告源时序端点的额外信息，这些源时序端点经由一个RAM模块或DSP模块的未寄存的输出，或者报告目的时序端点的额外信息，这些目的时序端点经由一个DSP模块的未寄存的输入。

您可以在Chip Planner，Technology Map Viewer或者Resource Property Viewer中查看Extra Info数据和Locate Path或者Locate Chip Area来决定是否为改进布局布线而进行更改。

与其他单元相比，某些延迟单元对路径的布局布线更加敏感。作为Setup Slack Breakdown的一部分的固有延迟对于布局布线不太敏感，它们是RTL和时序要求中所固有的。非固有延迟是对布局布线敏感的其他延迟。

表 7.  Extra Info选项卡数据
Extra Info数据 说明
Intrinsic Margin

报告构成时序路径裕量值的固有和非固有的时序单元。固有余量(intrinsic margin)是Timing Analyzer根据时序要求和路径单元延迟计算得出的数值。Timing Analyzer还从相同的要求和延迟中得出路径的时序裕量(slack)，但采用不同的计算。固有延迟对布局布线不太敏感，并且是RTL和时序要求中所固有的。非固有延迟是对布局布线敏感的其他延迟。
From Node Info 指定From Node的node Type，Retiming Restriction和Power-Up "Don't Care"属性。请考虑移除重定时限制，以便允许重定时并提高时序收敛的性能。
To Node Info 指定To Node的node Type，Retiming Restriction和Power-Up "Don't Care"属性。请考虑移除重定时限制，以便允许重定时并提高时序收敛的性能。
Max Fanout

报告路径中寄存器的最大扇出和组合节点。
Route Stage Congestion Impact 报告布线对拥塞是否有Low，Medium或者High影响。Low值表示时序问题与拥塞无关。High值表示对稀缺布线资源的竞争在某种程度上导致了较差的时序。
Estimated Delay Added for Hold 报告为满足保持(hold)而添加到最快延迟布线的估算延迟量。此值可以帮助您确定延迟是与布线拥塞相关还是与Hold相关。
Sufficient Setup Margin for Hold 报告设置余量是否适合保持时序。Yes表示设置余量是足够的。No表示设置余量对于保持时序是不够的。
Source/Destination Bounding Box 报告包围源寄存器和目标寄存器的边界框的左下角和右上角坐标。

在理想的情况下，Source/Destination Bounding Box，Cell Bounding Box和Interconnect Bounding Box值大致相同，相对面积大概为1.0。如果单元边界框尺寸相对于Source/Destination Bounding Box增大，那么表明路径上存在潜在的不必要布线迂回。

Source/Destination Area Covered 报告LAB覆盖的总面积。
Source/Destination Relative Area 报告源和目的相对于Source/Destination Bounding Box的面积。此值始终为1.0，等于同一尺寸。
Cell Bounding Box 报告包围源寄存器和目标寄存器的边界框的左下角和右上角坐标和路径中的任何单元。
Cell Area Covered 报告单元相对于Source/Destination Bounding Box的面积。值1.0等于同一尺寸。大于1.0的值表示路径中的寄存器之间的空间之外有一个单元。

以下描述了Setup Slack Breakdown指示的时序条件的解释。

  • When the Setup Slack Breakdown is less than 0—路径有严格的时序关系，很大的微参数差异，显著的时钟源不确定性，以至于在路径在添加任何延迟之前就会失败。请查看SDC约束来验证时序关系是否正确。在缺少正确的时序切割的不相关时钟之间可能存在不正确的关系。请确保可参数化的硬核模块(例如20K RAM和DSP模块)是被完全寄存的。请研究时钟源以验证时钟是否使用全局信号进行布线。
  • When the clock skew exceeds the Setup Slack Breakdown —解决时钟传输以满足路径上的时序要求。您可能需要创建时钟区域分配。您可能还需要重新设计跨时钟传输以从同步实现切换到异步实现，例如使用FIFO或其他握手。
  • When the cell delay is greater than its intrinsic margin—减少单元延迟，因为即使时钟是完美的且不使用布线，路径也会时序失败。重写RTL以减少逻辑深度，重组逻辑以使Compiler能够使用更快的LUT输入，或者启动(unblock)重定时优化。Compiler可以自动对寄存器进行重定时以减少逻辑深度，但只能以维护功能且器件架构支持的方式进行。若要启动Hyper-Retimer，请移除异步复位和初始条件。
  • When the interconnect delay is greater than its intrinsic margin—即使时钟是完美的，并且没有逻辑，路径也可能时序失败。如果寄存器相距太远，或者时序路径绕过拥挤的芯片区域，那么就会发生这种情况。检查相距较远的寄存器的扇入和扇出。应用Logic Lock区域，以便Fitter将寄存器放置得更近。仅在确定最初布局较差的原因后才使用Logic Lock区域。
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