仅对英特尔可见 — GUID: mwh1411425035059
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2.5.1.1. Report Fmax Summary(报告Fmax汇总)
2.5.1.2. Report Timing(报告时序)
2.5.1.3. Report Timing By Source Files(按源文件报告时序)
2.5.1.4. Report Data Delay(报告数据延迟)
2.5.1.5. Report Net Delay(报告网络延迟)
2.5.1.6. Report Clocks and Clock Network(报告时钟和时钟网络)
2.5.1.7. Report Clock Transfers(报告时钟传输)
2.5.1.8. Report Metastability(报告亚稳定性)
2.5.1.9. Report CDC Viewer(报告CDC Viewer)
2.5.1.10. Report Asynchronous CDC(报告异步CDC)
2.5.1.11. Report Logic Depth(报告逻辑深度)
2.5.1.12. Report Neighbor Paths(报告相邻路径)
2.5.1.13. Report Register Spread
2.5.1.14. Report Route Net of Interest
2.5.1.15. Report Retiming Restrictions(报告重定时限制)
2.5.1.16. Report Register Statistics(报告寄存器统计)
2.5.1.17. Report Pipelining Information(报告流水线信息)
2.5.1.18. 报告时间借用数据
2.5.1.19. Report Exceptions and Exceptions Reachability(报告异常和异常可达性)
2.5.1.20. Report Bottlenecks(报告瓶颈)
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2.2. 第1步:指定Timing Analyzer设置
在运行时序分析之前,您必须打开一个 Intel® Quartus® Prime工程并运行Fitter以生成时序网表。您可以考虑并指定时序分析的常规设置,以及影响时序分析结果的其他工程范围的Compiler设置:
请按照以下步骤指定Timing Analyzer设置:
- 点击File > New Project Wizard创建一个新的工程,或者点击File > Open Project打开一个现有工程。
- 点击Assignments > Settings > Timing Analyzer打开Timing Analyzer设置。
图 37. Timing Analyzer页面(设置对话框)
- 在Timing Analyzer页面中,为时序分析指定一个或多个.sdc文件,并指定以下任意选项:
表 3. Timing Analyzer常规设置 设置 说明 SDC files to include in the project 指定工程中Synopsis Design Constraint (.sdc)文件的名称和处理顺序。 Interactive Timing Analysis 指定自动运行时序分析、读取约束和自动生成报告的选项。开启或关闭: - Automatically launch Timing Analyzer GUI after a full compilation (默认,开启)
- Automatically read constraints and update the timing netlist when project is opened in Timing Analyzer (默认,开启)
- Automatically run setup summary report when project is opened in Timing Analyzer (默认,开启)
Default Reporting 指定自动报告编译期间最坏情况路径Report worst-case paths during compilation(默认,开启)的选项。指定Paths reported per clock domain(默认,10),以及是否在报告中显示布线Show routing(默认,关闭)。 Tcl Script Options Tcl Script File name指定一个定制时序分析脚本的文件名称。您可以指定是否在运行定制脚本之前运行默认时序分析Run default timing analysis before running custom script。 Metastability Analysis 指定Timing Analyzer如何将寄存器标识为用于亚稳态分析的同步寄存器链的一部分。 - 考虑并指定能够对时序分析产生重大影响的工程范围Compiler设置:
表 4. 影响时序分析的Compiler设置 设置 说明 位置 Enable multicorner support for Timing Analyzer and EDA Netlist Writer(default, on) 指示Timing Analyzer默认情况下执行多角时序分析(multicorner timing analysis),根据最佳情况和最差情况操作条件对设计进行分析。 Assignments > Settings > Compilation Process Settings Optimization Mode (default, Balanced) 指定综合(synthesis)和布局布线(fitting)期间Compiler优化工作的重点。指定Balanced策略,或对Performance,Area,Power,Routability或者Compile Time进行优化。 Assignments > Settings > Compiler Settings SDC Constraint Protection (default, off) 验证寄存器合并中的.sdc约束。该选项有助于维持.sdc约束在编译过程中的有效性。
Assignments > Settings > Compiler Settings > Advanced Settings (Synthesis) Synchronization Register Chain Length (default, 3) 指定一行中最大寄存器数,Compiler将此数量的寄存器视为一个同步链。Compiler将这些寄存器用于亚稳态分析。Compiler会阻止对这些寄存器的优化,例如重定时。当gate-level retiming使能时,Compiler不会移除这些寄存器。
Assignments > Settings > Compiler Settings > Advanced Settings (Synthesis) Optimize Design for Metastability (default, on) 此设置通过增加设计的平均故障间隔时间(MTBF)来提高设计的可靠性。Fitter会增加设计中同步寄存器的输出设置slack。此slace能够指数级地增加设计MTBF。此选项仅在使用Timing Analyzer进行时序驱动的编译时适用。使用Timing Analyzer report_metastability命令查看在设计中检测到的同步器并生成MTBF估计值。
Assignments > Settings > Compiler Settings > Advanced Settings (Fitter)