仅对英特尔可见 — GUID: mwh1458756428695
Ixiasoft
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2.6.8.7. 约束设计分区端口
Compiler将时序网表中的设计分区端口表示为具有永久名称的组合节点,Compiler无法优化这些具有永久名称的组合节点。您可以安全地将这些端口称为SDC约束中的时钟源或-through点。您还可以在report_path命令中将设计分区端口名称用作-to和-from点。
如果partition_a上的一个端口的名称为clk_divide, 那么SDC约束是:
create_generated_clock –source clock -divide_by 2 \ top|partition_a|clk_divide
如果partition_b上的一组端口的名称为data_input[0..7],那么SDC约束是:
set_multicycle_path –from top|partition_a|data_reg* \ -through top|partition_b|data_input* 2
您可以使用多个-through语句。此方法使您能够指定遍历一个设计分区的输出端口,然后遍历另一个下游设计分区的输入端口的路径。
将约束添加到分区端口:
- 在包含设计分区的设计上运行Analysis & Synthesis或者运行完整编译。
- 若要打开RTL Viewer并找到相应的分区端口,请点击Tools > Netlist Viewers > RTL Viewer。
- 使用与RTL Viewer相同的名称,将时钟和其他SDC约束添加到.sdc文件中。可以使用通配符来表示多个端口。
- 重新编译设计以应用新的定义和约束。
除了基于模块的流程和PR流程外,此技术还有助于使用FPGA仿真ASIC。在这种类型的设计中,时钟网络通常跨越多个层次结构的分区。通常,设计人员会从网表中删除时钟分频电路,因为它们无法轻易低在Intel FPGA上仿真此电路。对于此类时钟网络,此技术使您能够在删除电路的位置定义不同版本的时钟信号。
您必须对分区进行策略性地设计和布局,然后在这些分区上定义相应的端口。确保端口和分区与包含特殊电路的时钟网络部分重合。您可以手动编辑仿真的ASIC网表来对相应的时钟定义和时钟关系进行注释。您还可以在其他工程中使用此技术,在这些工程中,路径上任意位置都需要约束的时序或定义的时钟源。