仅对英特尔可见 — GUID: mwh1410384006756
Ixiasoft
2.5.1.1. Report Fmax Summary(报告Fmax汇总)
2.5.1.2. Report Timing(报告时序)
2.5.1.3. Report Timing By Source Files(按源文件报告时序)
2.5.1.4. Report Data Delay(报告数据延迟)
2.5.1.5. Report Net Delay(报告网络延迟)
2.5.1.6. Report Clocks and Clock Network(报告时钟和时钟网络)
2.5.1.7. Report Clock Transfers(报告时钟传输)
2.5.1.8. Report Metastability(报告亚稳定性)
2.5.1.9. Report CDC Viewer(报告CDC Viewer)
2.5.1.10. Report Asynchronous CDC(报告异步CDC)
2.5.1.11. Report Logic Depth(报告逻辑深度)
2.5.1.12. Report Neighbor Paths(报告相邻路径)
2.5.1.13. Report Register Spread
2.5.1.14. Report Route Net of Interest
2.5.1.15. Report Retiming Restrictions(报告重定时限制)
2.5.1.16. Report Register Statistics(报告寄存器统计)
2.5.1.17. Report Pipelining Information(报告流水线信息)
2.5.1.18. 报告时间借用数据
2.5.1.19. Report Exceptions and Exceptions Reachability(报告异常和异常可达性)
2.5.1.20. Report Bottlenecks(报告瓶颈)
仅对英特尔可见 — GUID: mwh1410384006756
Ixiasoft
2.6.8.5.8. 源时钟频率是带偏移的目的时钟频率的倍数
在此示例中,源时钟频率是目的时钟频率的整数倍,目地时钟有一个正相移。源时钟频率为5 ns,目的时钟频率为10 ns。目地时钟相对于源时钟也有2 ns的正偏移。当一个PLL使用不同的倍频(different multiplication)生成这两个时钟时,源时钟频率可以是带偏移的目的时钟频率的整数倍。
图 167. 源时钟频率是带偏移的目的时钟频率的倍数
以下时序图显示了Timing Analyzer执行的默认设置检查分析:
图 168. 设置时序图
图 169. Setup Check计算
此示例中的设置关系表明数据没有在edge one启动,在edge three启动的数据必须被采集;因此,您可以放宽(relax)设置要求。要更正默认分析,可以通过一个值为3的开始多周期设置异常将启动沿移动两个时钟周期。
下面的多周期异常调整此示例中的默认分析:
多周期约束
set_multicycle_path -from [get_clocks clk_src] -to [get_clocks clk_dst] \ -setup -start 3
以下时序图显示了此示例的首选设置关系:
图 170. 首选的设置检查分析
Timing Analyzer执行以下计算来确定保持检查:
图 171. Hold Check计算
以下时序图显示了Timing Analyzer执行的默认保持检查分析,开始多周期设置值为3。
图 172. 默认保持检查分析
在此示例中,hold check two太具约束性。边沿在10 ns上对数据进行下一次启动,并且必须根据当前锁存沿在12 ns采集的数据进行检查,这没有出现在hold check two中。要更正默认分析,必须指定值为1的多周期保持异常。