Intel® Quartus® Prime Pro Edition用户指南: Timing Analyzer

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ID 683243
日期 10/02/2023
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1. 时序分析介绍 2. 使用 Intel® Quartus® Prime Timing Analyzer A. Intel® Quartus® Prime Pro Edition用户指南
1. 时序分析介绍 x
1.1. 在此版本中新增的内容 1.2. 时序分析基本概念 1.3. 时序分析概述文档修订历史
1.2. 时序分析基本概念 x
1.2.1. 时序路径和时钟分析 1.2.2. 时钟设置分析 1.2.3. 时钟保持分析 1.2.4. 恢复和移除分析(Recovery and removal analysis) 1.2.5. 多周期路径分析 1.2.6. 亚稳性分析(Metastability Analysis) 1.2.7. Timing Pessimism(时序误差) 1.2.8. 时钟数据分析(Clock-As-Data Analysis) 1.2.9. 多角时序分析(Multicorner Timing Analysis) 1.2.10. 时间借用(Time Borrowing)
1.2.1. 时序路径和时钟分析 x
1.2.1.1. 时间网表 1.2.1.2. 时序路径 1.2.1.3. 数据和时钟到达时间 1.2.1.4. 启动沿和锁存沿(Launch and Latch Edges)
1.2.5. 多周期路径分析 x
1.2.5.1. 多周期时钟保持 1.2.5.2. 多周期时钟设置
1.2.10. 时间借用(Time Borrowing) x
1.2.10.1. 时间借用限制 1.2.10.2. 包含锁存器的时间借用
2. 使用 Intel® Quartus® Prime Timing Analyzer x
2.1. 时序分析流程 2.2. 第1步：指定Timing Analyzer设置 2.3. 第2步：指定时序约束 2.4. 第3步：运行Timing Analyzer 2.5. 第4步：分析时序报告 2.6. 应用时序约束 2.7. Timing Analyzer Tcl命令 2.8. 导入编译结果的时序分析 2.9. 使用 Intel® Quartus® Prime Timing Analyzer文档修订历史 2.10. Intel® Quartus® Prime Pro Edition用户指南：Timing Analyzer存档
2.4. 第3步：运行Timing Analyzer x
2.4.1. 设置时序分析的操作条件 2.4.2. 使能时间借用优化(Enabling Time Borrowing Optimization) 2.4.3. 将严重警告升级为错误
2.5. 第4步：分析时序报告 x
2.5.1. 生成时序报告 2.5.2. Cross-Probing with Design Assistant 2.5.3. 从Timing Analyzer运行Design Assistant 2.5.4. 在其他工具中定位时序路径 2.5.5. 将约束与时序报告相关联
2.5.1. 生成时序报告 x
2.5.1.1. Report Fmax Summary(报告Fmax汇总) 2.5.1.2. Report Timing(报告时序) 2.5.1.3. Report Timing By Source Files(按源文件报告时序) 2.5.1.4. Report Data Delay(报告数据延迟) 2.5.1.5. Report Net Delay(报告网络延迟) 2.5.1.6. Report Clocks and Clock Network(报告时钟和时钟网络) 2.5.1.7. Report Clock Transfers(报告时钟传输) 2.5.1.8. Report Metastability(报告亚稳定性) 2.5.1.9. Report CDC Viewer(报告CDC Viewer) 2.5.1.10. Report Asynchronous CDC(报告异步CDC) 2.5.1.11. Report Logic Depth(报告逻辑深度) 2.5.1.12. Report Neighbor Paths(报告相邻路径) 2.5.1.13. Report Register Spread 2.5.1.14. Report Route Net of Interest 2.5.1.15. Report Retiming Restrictions(报告重定时限制) 2.5.1.16. Report Register Statistics(报告寄存器统计) 2.5.1.17. Report Pipelining Information(报告流水线信息) 2.5.1.18. 报告时间借用数据 2.5.1.19. Report Exceptions and Exceptions Reachability(报告异常和异常可达性) 2.5.1.20. Report Bottlenecks(报告瓶颈)
2.5.1.13. Report Register Spread x
2.5.1.13.1. 具有高时序路径端点张力的寄存器 2.5.1.13.2. 具有高即时扇出张力的寄存器
2.5.1.20. Report Bottlenecks(报告瓶颈) x
2.5.1.20.1. 指定自定义瓶颈标准
2.5.2. Cross-Probing with Design Assistant x
2.5.2.1. 从Design Assistant到Timing Analyzer的交叉探测
2.6. 应用时序约束 x
2.6.1. 建议的初始SDC约束 2.6.2. SDC文件优先级 2.6.3. 修改迭代约束 2.6.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files) 2.6.5. 创建时钟和时钟约束 2.6.6. 创建I/O约束 2.6.7. 创建延迟和偏斜约束(Creating Delay and Skew Constraints) 2.6.8. 创建时序异常(Creating Timing Exceptions) 2.6.9. 使用Fitter过约束(Using Fitter Overconstraints) 2.6.10. 示例电路和SDC文件
2.6.1. 建议的初始SDC约束 x
2.6.1.1. Create Clock (create_clock) 2.6.1.2. Derive PLL Clocks (derive_pll_clocks) 2.6.1.3. Derive Clock Uncertainty (derive_clock_uncertainty) 2.6.1.4. Set Clock Groups (set_clock_groups)
2.6.4. 使用实体绑定的SDC文件(Using Entity-bound SDC Files) x
2.6.4.1. 实体绑定的约束作用域(Entity-bound Constraint Scope) 2.6.4.2. 实体绑定的约束示例(Entity-bound Constraint Examples)
2.6.5. 创建时钟和时钟约束 x
2.6.5.1. 创建基本时钟 2.6.5.2. 创建虚拟时钟 2.6.5.3. 创建生成的时钟(create_generated_clock) 2.6.5.4. Deriving PLL Clocks(派生出PLL时钟) 2.6.5.5. 创建时钟组(set_clock_groups) 2.6.5.6. 时钟效应特性的考量 2.6.5.7. 约束CDC路径
2.6.5.1. 创建基本时钟 x
2.6.5.1.1. 自动时钟检测和约束创建
2.6.5.2. 创建虚拟时钟 x
2.6.5.2.1. 指定I/O接口不确定性 2.6.5.2.2. I/O接口时钟不确定性示例
2.6.5.3. 创建生成的时钟(create_generated_clock) x
2.6.5.3.1. 时钟分频器示例(-divide_by) 2.6.5.3.2. 时钟多路复用器示例
2.6.5.5. 创建时钟组(set_clock_groups) x
2.6.5.5.1. Exclusive Clock Groups(独占时钟组)(-logically_exclusive或者-physically_exclusive) 2.6.5.5.2. 异步时钟组(-asynchronous) 2.6.5.5.3. set_clock_groups约束技巧
2.6.5.6. 时钟效应特性的考量 x
2.6.5.6.1. Set Clock Latency (set_clock_latency) 2.6.5.6.2. 时钟不确定性
2.6.6. 创建I/O约束 x
2.6.6.1. 输入约束(set_input_delay) 2.6.6.2. 输出约束(set_output_delay)
2.6.7. 创建延迟和偏斜约束(Creating Delay and Skew Constraints) x
2.6.7.1. 高级I/O时序和电路板走线模型延迟(Advanced I/O Timing and Board Trace Model Delay) 2.6.7.2. 最大偏斜(Maximum Skew) (set_max_skew) 2.6.7.3. 网络延迟(Net Delay (set_net_delay))
2.6.8. 创建时序异常(Creating Timing Exceptions) x
2.6.8.1. 时序异常优先(Timing Exception Precedence) 2.6.8.2. 伪路径(False Paths) (set_false_path) 2.6.8.3. 最小和最大延迟 2.6.8.4. 多周期路径(Multicycle Paths) 2.6.8.5. 多周期异常示例 2.6.8.6. 延迟注释(Delay Annotation) 2.6.8.7. 约束设计分区端口
2.6.8.4. 多周期路径(Multicycle Paths) x
2.6.8.4.1. 常见的多周期应用 2.6.8.4.2. Relaxing Setup with Multicycle (set_multicyle_path) 2.6.8.4.3. 相移的使用(-phase)
2.6.8.5. 多周期异常示例 x
2.6.8.5.1. 默认的多周期分析 2.6.8.5.2. End Multicycle Setup = 2 and End Multicycle Hold = 0 2.6.8.5.3. End Multicycle Setup = 2 and End Multicycle Hold = 1 2.6.8.5.4. 具有目地时钟偏斜的相同频率时钟 2.6.8.5.5. 目地时钟频率是源时钟频率的倍数 2.6.8.5.6. 目地时钟频率是带偏移的源时钟频率的倍数 2.6.8.5.7. 源时钟频率是目的时钟频率的倍数 2.6.8.5.8. 源时钟频率是带偏移的目的时钟频率的倍数
2.7. Timing Analyzer Tcl命令 x
2.7.1. quartus_sta可执行文件 2.7.2. 集合命令(Collection Commands)
2.7.2. 集合命令(Collection Commands) x
2.7.2.1. 通配符 2.7.2.2. 添加和删除集合项 2.7.2.3. 集合查询(Query of Collections) 2.7.2.4. 使用get_pins命令
1. 时序分析介绍
2. 使用 Intel® Quartus® Prime Timing Analyzer
A. Intel® Quartus® Prime Pro Edition用户指南

2.5.1.9. Report CDC Viewer(报告CDC Viewer)

Timing Analyzer的Reports > Clock Domain Crossings > Report CDC Viewer...命令使您能够配置并显示一个定制的时钟域交叉报告和Clock Domain Crossing (CDC) Viewer。CDC Viewer以图形方式显示设计中所有时钟传输的设置、保持、恢复或移除分析。相应的脚本命令是report_cdc_viewer。
Report Clock Domain Crossing Viewer设置
选项 说明
Clocks 报告中的From Clock和To Clock filter路径显示指定的启动或锁存时钟。
Analysis type 选项是Setup，Hold，Recovery或者Removal。Timing Analyzer对您选择的分析类型报告结果。
Transfers 指定报告中包括或不包括的时钟传输的类型，包括Timed transfers，Fully cut transfers，Clock groups，Inactive clocks和Non-crossing transfers。您可以对报告指定Maximum slack limit和Grid options。
Detail level Full显示报告的所有详细信息，Summary显示汇总数据。
Report panel name 指定报告面板的名称。您可以选择使能File name，将信息写入到一个文件中。如果您将.htm或者.html作为后缀，那么Timing Analyzer会生成HTML格式的报告。如果您使能File name，那么您可以使用最新的数据覆盖Overwrite文件或者添加后缀Append，并且指定Grid或List格式。
注： 在网格格式报告中，如果具有非交叉传输的时钟在其他时钟之间进行传输，那么会始终出现具有非交叉传输的时钟。
Tcl command 显示与所选的GUI选项对应的Tcl语法。您可以将命令从Console复制到Tcl文件中。

您可以指定以下选项来自定义CDC Viewer报告：

表 10.  CDC Viewer报告控制
控制(Control) 说明
From Clock: and To Clock: 根据指定的时钟名称过滤显示。点击From Clock:或者To Clock:查找特定的时钟名称。
Legend 定义状态颜色。彩色编码网格显示时钟传输状态。clock header列出了设计中带传输的每个时钟。GUI会截断长时钟名称，但您可以在工具提示中查看全名，也可以通过调整clock header cell的大小来查看。GUI将生成的时钟表示为父时钟的子时钟。时钟名称旁边的'+'图标表示存在生成的时钟。单击clock header会显示与该时钟关联的生成时钟。
Toggle Data 每个传输单元中的文本包含特定于每个传输的数据。打开或关闭以下类型数据的显示：
  • 时钟之间的Number of timed endpoints—传输中的timed，端点唯一(endpoint-unique)路径的数量。一个“timed”路径意思是在该路径上进行分析。只有包括唯一端点(unique endpoint)的路径才会计入此总数。
  • 时钟之间的Number of cut endpoints—切割端点唯一(cut endpoint-unique)路径的数量，而不是timed路径。这些路径由伪路径或时钟组分配切断。时序分析会跳过这些路径。
  • 时钟之间的Worst-case slack—传输中所有端点唯一(endpoint-unique)路径中的最坏情况时序裕量(slack)。
  • 时钟之间的Total negative slack—此传输中所有端点唯一(endpoint-unique)路径中所有负时序裕量(negative slack)的总和。
  • 时钟之间的Tightest relationship —此此传输中两个时钟之间的最低值设置，保持，恢复或删除关系。
Show Filters and Show Legend 开启或关闭Filters和Legend。
图 54. CDC Viewer设置传输报告

网格中的每个模块都是一个传输单元。每个传输单元使用颜色和文本来显示传输中路径的重要细节。颜色编码表示以下状态：

表 11.  传输单元内容(Transfer Cell Content)
单元颜色(Cell Color) 颜色图例(Color Legend)
黑色 表示没有传输。此单元的源时钟和目的时钟之间没有路径交叉(path crossing)。
绿色 表示传递时序。此传输中未被切断，但满足其时序要求的所有时序路径。
红色 表示时序失败。传输中的一个或多个时序路径没有满足其时序要求。如果在不相关的时钟之间进行传输，那么路径可能需要一个同步器链(synchronizer chain)。
蓝色 表示时钟组。通过异步时钟组切断这些传输的源时钟和目的时钟。
灰色 表示一个切断传输(cut transfer)。此传输中的所有路径都被伪路径切断。因此，时序分析不会考虑这些路径。
橙色 表示非活动时钟(inactive clock)。传输中有一个时钟是非活动时钟(使用set_active_clocks命令)。Timing Analyzer会忽略此类传输。

右键单击菜单使您能够对传输单元(transfer cell)和时钟标头(clock header)执行操作。当操作是Timing Analyzer报告或SDC命令时，一个包含传输单元内容的对话框会打开。

表 12.  传输单元右击菜单(Transfer Cell Right-Click Menus)
命令 说明
Copy 将传输单元或时钟标头的内容复制到剪贴板上。
Report Timing 报告时序。不适用于无有效路径的传输单元(灰色或黑色单元)。
Report Endpoints 报告端点。不适用于无切断路径的传输单元(灰色或黑色单元)。
Report False Path 报告伪路径。不适用于无有效路径的传输单元(黑色单元)。
Report Exceptions 报告异常。仅适用于时钟组传输(蓝色单元)。
Report Exceptions (with clock groups) 报告包括时钟组的异常。仅适用于时钟组传输(蓝色单元)。
Set False Path 设置一个伪路径约束。
Set Multicycle Path 设置一个多周期路径异常。
Set Min Delay 设置一个最小延迟约束。
Set Max Delay 设置一个最大延迟约束。
Set Clock Uncertainty 设置一个时钟不确定性约束。
表 13.  时钟标头右击菜单(Clock Header Right-Click Menus)
命令 说明
Copy (include children) 复制时钟标头的名称和其派生的每个时钟的名称。此选项仅用于包含生成时钟的时钟标头。
Expand/Collapse All Rows/Columns 显示或隐藏网格中的所有派生的时钟。
Create Slack Histogram 对所选择的时钟生成一个时序裕量直方图(slack histogram)报告。
Report Timing From/To Clock 对所选择的时钟生成一个时序报告。如果不扩展时钟以显示派生的时钟，那么时序报告会包括从此时钟派生的所有时钟。要防止出现这种情况，请在右键单击此时钟之前将其展开。
Remove Clock(s) 从设计中删除所选择的时钟。如果不扩展时钟，那么时序分析将删除所有从此时钟派生的时钟。

可以使用以下任何格式查看CDC Viewer输出：

  • Timing Analyzer中的报告面板
  • Timing Analyzer Tcl控制台中的输出
  • 纯文本文件
  • 可以在网页浏览器中查看的HTML文件。
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