Intel® Cyclone® 10 GX内核架构和通用I/O手册

ID 683775
日期 6/14/2018
Public
文档目录

5.6.4.2.3. Soft-CDR模式

Intel® Cyclone® 10 GX LVDS通道提供soft-CDR模式以支持GbE和SGMII协议。接收器PLL使用本地时钟源作为参考。

图 99. Soft-CDR模式中的接收器数据路径该图显示了soft-CDR模式数据路径。


soft-CDR模式中,同步器模块未启用。DPA电路选择最佳DPA时钟相位进行数据采样。该时钟被用于bit-slip操作和解串化。DPA模块也将已选择的DPA时钟(由称为rx_divfwdclk的解串因子分频),连同已解串数据一并转发到FPGA逻辑。该时钟信号被放置到外设时钟(PCLK)网络上。

如果使用soft-CDR模式,则完成DPA训练后,请勿置位rx_dpa_reset端口。DPA将持续从PLL中选择新的相位抽头,以跟踪参考时钟与输入数据之间的百万分率(PPM)差异。

soft-CDR模式下可使用每个LVDS通道,并可使用PCLK网络驱动 Intel® Cyclone® 10 GX 器件系列中的FPGA架构。在soft-CDR模式中,rx_dpa_locked信号无效,因为DPA持续改变其相位以追踪上游发送器与本地接收器输入参考时钟之间的PPM差异。但可使用rx_dpa_locked信号确定DPA已选择最佳抽头进行数据采集的初始DPA锁定条件。soft-CDR模式下操作时,rx_dpa_locked信号应被解除置位。由I/O PLL生成的并行时钟rx_coreclock,也被转发到FPGA架构。

注: soft-CDR模式中,必须将LVDS实例的所有接收器通道布局在同一I/O bank。因为每个I/O bank最多含有12个PCLK资源,每个LVDS实例最多可支持12个soft-CDR通道。