Intel® Cyclone® 10 GX内核架构和通用I/O手册

ID 683775
日期 6/14/2018
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1.2.3. 算术模式

算术模式中的ALM使用两组两个4输入LUT连同两个专用全加器。

专用加法器使LUT能够执行预加器逻辑;因此,每一个加法器能够将两个4输入功能的输出相加。

ALM支持同时使用加法器的进位输出和组合逻辑输出。在此操作中,加法器输出被忽略。

对于可以使用此模式的功能,使用带组合逻辑输出的加法器将节省高达50%的资源。

此外,算术模式还支持时钟使能、计数器使能、同步上下控制、加减控制、同步清零以及同步加载。

LAB本地互联数据输入生成时钟使能、计数器使能、同步上/下和加/减控制信号。对于一个ALM中的4个LUT之间共享的输入而言,这些控制信号是很好的选择。

同步清零和同步加载选项是影响LAB中所有寄存器的LAB范围信号。您可以单独对每个寄存器禁用或使能这些信号。 Quartus® Prime Pro Edition软件自动将计数器未使用的寄存器布局到其它的LAB中。

图 11.  Intel® Cyclone® 10 GX器件中算术模式的ALM


进位链(Carry Chain)

进位链提供了算术或者共享算术模式中专用加法器之间的快速进位功能。

Intel® Cyclone® 10 GX器件中的2-bit进位选择功能使ALM中的进位链传播延迟减少了一半。进位链能够开始于LAB中的第一个ALM或者第五个ALM。最终的carry-out信号会被传输到ALM中,在此ALM中驱动到本地、行或列互联。

当实现高扇入(high fan-in)算术功能时,要避免器件中一小块区域内的布线拥塞,连接到下一个LAB之前,LAB能够支持仅使用LAB的上半部或者下半部的进位链。这样,LAB中的剩余的另一半ALM可用于实现正常模式中较窄扇入的功能。使用第一个LAB中的上面五个ALM的进位链进位到列中下一个LAB中的ALM的上半部。使用第一个LAB中的下面五个ALM的进位链传输至列中下一个LAB中的ALM的下半部。您可以旁路LAB列的上半部和MLAB列的下半部。

Quartus® Prime Pro Edition Compiler通过自动将LAB连接在一起来创建超过20个ALM长的进位链(算术或者共享算术模式的10个ALM)。要增强布局布线,长进位链纵向运行,实现到TriMatrix存储器和DSP模块的快速横向连接。进位链能够连续整列。