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1. Intel® Cyclone® 10 GX器件中的逻辑阵列模块与自适应逻辑模块
2. Intel® Cyclone® 10 GX器件中的嵌入式存储器模块
3. Intel® Cyclone® 10 GX器件中的精度可调DSP模块
4. Intel® Cyclone® 10 GX器件中的时钟网络和PLL
5. Intel® Cyclone® 10 GX 器件的I/O和高速I/O
6. Intel® Cyclone® 10 GX 器件的外部存储器接口
7. Intel® Cyclone® 10 GX器件中的配置,设计安全和远程系统更新
8. Intel® Cyclone® 10 GX器件的SEU缓解
9. Intel® Cyclone® 10 GX器件中的JTAG边界扫描测试
10. Intel® Cyclone® 10 GX器件中的电源管理
5.1. Intel® Cyclone® 10 GX 器件中的I/O和差分I/O缓冲
5.2. Intel® Cyclone® 10 GX器件中的I/O标准和电压电平
5.3. Intel® Cyclone® 10 GX 器件的Intel FPGA I/O IP内核
5.4. Intel® Cyclone® 10 GX 器件的I/O资源
5.5. Intel® Cyclone® 10 GX 器件的体系结构和I/O的一般功能
5.6. Intel® Cyclone® 10 GX 器件的高速源同步SERDES和DPA
5.7. 在 Intel® Cyclone® 10 GX 器件中使用I/O和高速I/O
5.8. Intel® Cyclone® 10 GX器件的I/O和高速I/O的修订历史
6.1. Intel® Cyclone® 10 GX 外部存储器接口关键功能特性的解决方案
6.2. Intel® Cyclone® 10 GX器件支持的存储器标准
6.3. Intel® Cyclone® 10 GX 器件中的外部存储器接口宽度
6.4. Intel® Cyclone® 10 GX 器件中的外部存储器接口I/O管脚
6.5. Intel® Cyclone® 10 GX 器件封装中支持的存储器接口
6.6. Intel® Cyclone® 10 GX 器件中的外部存储器接口IP支持
6.7. Intel® Cyclone® 10 GX 器件的外部存储器接口体系结构
6.8. Intel® Cyclone® 10 GX器件中的外部存储器接口修订历史
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10.4.2.1.2. MD[1:0]不等于2'b11时,Core Access Mode下电压传感器(Voltage Sensor)的访问
以下时序结构图显示为MD [1:0]不等于2'b11时,内核访问模式(core access mode)下访问电压传感器(voltage sensor)的IP核要求。
MD [1:0]不等于2'b11时的时序结构图
- corectl信号的低到高跳变以使能内核访问模式。
- 至少等待两个时钟脉冲,然后继续执行步骤2操作。
- 解除reset信号置位,将电压传感器从复位状态释放。
- 至少等待两个时钟脉冲,然后继续执行步骤3操作。
- 通过写入配置寄存器以及置位coreconfig信号8个时钟周期来配置电压传感器。内核访问模式的配置寄存器是8-bit宽,且配置数据被串行移入配置寄存器。
- coreconfig信号变低表示基于配置寄存器中定义的配置的转换开始。
- 轮询eoc和eos状态信号查看MD[1:0]定义的第一通道转换是否完成。在eoc信号的下降沿锁存dataout[5:0]信号的输出数据。
- 轮询eoc和eos状态信号查看MD[1:0]定义的后续通道转换是否完成。在eoc信号的下降沿锁存dataout[5:0]信号的输出数据。
- 重复步骤6直到eos信号被置位,表明MD[1:0]的指定通道的一个周期转换完成。
- 当电压传感器完成最后一个通道的转换时,eoc和eos信号在同一个时钟周期被置位。
- 通过写入配置寄存器中断电压传感器的操作,只能在eos信号的一个周期结束后进行。
- 序列完成时,如果corectl和reset信号保持不变,将再次重复转换序列直到corectl为0且reset为1。如果要测量其他序列,请重复步骤1到步骤7。