仅对英特尔可见 — GUID: sam1403482506320
Ixiasoft
仅对英特尔可见 — GUID: sam1403482506320
Ixiasoft
5.6.5.6. 指南:差分通道的管脚布局
每个I/O bank包含其自身的PLL。I/O bank PLL能够驱动相同bank中的所有接收器和发送器通道,以及相邻I/O bank中的发送器通道。不过,I/O bank PLL无法驱动另一个I/O bank的接收器通道或非相邻I/O bank中的发送器。
PLL驱动差分发送器通道
对于差分发送器,PLL能够驱动自身I/O bank和相邻I/O bank中的差分发送器通道。不过,PLL无法驱动非相邻I/O bank中的通道。
PLL驱动DPA-Enabled差分接收器通道
对于差分接收器,PLL只能驱动同一I/O bank中的通道。
I/O模块中的每个差分接收器都有一个专用DPA电路,使时钟的相位对齐到其相关通道的数据相位。如果在一个bank中使能了DPA通道,则可以将bank中未使用的I/O分配到bank所使用的具有相同VCCIO电压电平的单端或差分I/O标准。
DPA的使用增加了对高速差分接收器通道布局的一些限制。 Intel® Quartus® Prime编译器自动检查设计,并且在布局指南违规时,发出错误信息警告。遵循指南以确保合适的高速I/O操作。
LVDS接口跨越多个I/O Bank中的PLL驱动DPA-Enabled差分接收器和发送器通道
如果在bank中使用差分发送器通道和DPA-enabled接收器通道,PLL可以驱动跨越多个相邻I/O bank的发送器,但仅接收器在其自身的I/O bank中。