Intel® Cyclone® 10 GX内核架构和通用I/O手册

ID 683775
日期 6/14/2018
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6.7.1.1.1. 硬存储控制器功能特点

表 65.   Intel® Cyclone® 10 GX 硬存储控制器的功能特点

功能特点

说明

Memory devices support(存储器件支持)

支持以下存储器件:

  • DDR3 SDRAM
  • LPDDR3用于低功耗
Memory controller support(存储控制器支持)
  • 定制控制器支持 — 可编程旁路模式支持旁路硬核存储控制器和使用定制控制器。
  • Ping Pong控制器 — 支持两个硬存储控制器实例分时共享同一组address/command管脚。
Interface protocols support(接口协议支持)
  • 支持Avalon-MMAvalon-ST接口。
  • PHY接口遵循AFI协议。
Rate support(速率支持) 可配置控制器以1/2速率或1/4速率运行。
Configurable memory interface width(可编程存储器接口宽度)

支持宽度为8至72位,并以8位递增。

Rank support(等级支持) 支持单个等级。
Burst adaptor(突发适配器) 可接受控制器本地接口上最大127个突发长度的任何突发,并将突发映射到有效存储器命令。
注: 对于必须严格遵循 Avalon® -MM规范的应用程序,最大突发长度为64。
Efficiency optimization features(效率优化功能)
  • Open-page原则 — 默认情况下,数据流量在每个访问中是关闭页(closed-page)。但,控制器基于输入的流量,智能地将一行保持打开,从而提高控制器的效率,尤其是随机流量(random traffic)的效率。
  • 抢先的bank管理— 控制器能够提早发布bank管脚命令,以确保出现读写操作时,打开需要的行。
  • 数据重排序 — 控制器重排序读/写命令。
  • 附加延迟 — 对存储器bank发布ACTIVATE命令后,该控制器先于tRCD发布READ/WRITE命令,从而提高命令效率。
User requested priority(用户请求优先级) 可对命令进行优先级分配。该功能允许指定可提早发布的较高优先级命令以减少延迟。
Starvation counter(Starvation计数器) 确保所有请求都在预定义超时周期后运行,从而保证重新排序数据以提高效率时,不会遗漏低优先级访问。
Timing for address/command bus(address/command总线的时序)

要最大化命令带宽,可在一个控制器时钟周期内将存储器命令数量加一倍。

  • Quasi-1T寻址用于1/2速率address/command总线。
  • Quasi-2T寻址用于1/4速率address/command总线。
Bank interleaving(Bank交错) 可将读写命令持续发布到“随机”地址。必须正确地循环bank地址。
On-die termination(片上端接) 控制器控制用于存储器的片上端接信号。该功能改善信号的完整性,并简化电路板设计。
Refresh features(刷新功能)
  • 用户控制的刷新时序 — 可以选择性控制何时进行刷新,从而您能够防止重要的读写操作在刷新的锁定时间内出现冲突。
  • 按等级刷新 — 支持对每个等级进行单独刷新。
  • 控制器控制的刷新。
ECC support(ECC支持)
  • 8位ECC代码;单个错误纠正,双错检测(SECDED)。
  • 用户ECC支持—通过数据位部分的用户ECC位。
Power saving features(功耗节省功能)
  • 低功耗模式(掉电和自行刷新) — 可选择性请求控制器将存储器置于两个低功耗状态之一。
  • 自动掉电 — 控制器处于空闲状态时,将存储器件设置为掉电模式。您可以配置空闲等待时间。
  • 存储器时钟门控(clock gating)。
Mode register set(模式寄存器集) 访问存储器模式寄存器。
LPDDR3 feature(LPDDR3功能)
  • 深度掉电(Deep power down)模式 — 通过消除存储器阵列的电源实现最大化的功率降低。当器件进入深度掉电模式时,不会保留数据。
  • 部分阵列自刷新。
  • 按每个bank刷新。
ZQ calibration command(ZQ校准命令) 支持DDR3的长或短ZQ校准命令。