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1. Intel® Cyclone® 10 GX器件中的逻辑阵列模块与自适应逻辑模块
2. Intel® Cyclone® 10 GX器件中的嵌入式存储器模块
3. Intel® Cyclone® 10 GX器件中的精度可调DSP模块
4. Intel® Cyclone® 10 GX器件中的时钟网络和PLL
5. Intel® Cyclone® 10 GX 器件的I/O和高速I/O
6. Intel® Cyclone® 10 GX 器件的外部存储器接口
7. Intel® Cyclone® 10 GX器件中的配置,设计安全和远程系统更新
8. Intel® Cyclone® 10 GX器件的SEU缓解
9. Intel® Cyclone® 10 GX器件中的JTAG边界扫描测试
10. Intel® Cyclone® 10 GX器件中的电源管理
5.1. Intel® Cyclone® 10 GX 器件中的I/O和差分I/O缓冲
5.2. Intel® Cyclone® 10 GX器件中的I/O标准和电压电平
5.3. Intel® Cyclone® 10 GX 器件的Intel FPGA I/O IP内核
5.4. Intel® Cyclone® 10 GX 器件的I/O资源
5.5. Intel® Cyclone® 10 GX 器件的体系结构和I/O的一般功能
5.6. Intel® Cyclone® 10 GX 器件的高速源同步SERDES和DPA
5.7. 在 Intel® Cyclone® 10 GX 器件中使用I/O和高速I/O
5.8. Intel® Cyclone® 10 GX器件的I/O和高速I/O的修订历史
6.1. Intel® Cyclone® 10 GX 外部存储器接口关键功能特性的解决方案
6.2. Intel® Cyclone® 10 GX器件支持的存储器标准
6.3. Intel® Cyclone® 10 GX 器件中的外部存储器接口宽度
6.4. Intel® Cyclone® 10 GX 器件中的外部存储器接口I/O管脚
6.5. Intel® Cyclone® 10 GX 器件封装中支持的存储器接口
6.6. Intel® Cyclone® 10 GX 器件中的外部存储器接口IP支持
6.7. Intel® Cyclone® 10 GX 器件的外部存储器接口体系结构
6.8. Intel® Cyclone® 10 GX器件中的外部存储器接口修订历史
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5.6.5.7.1. LVDS SERDES IP内核的IOPLL IP内核信号接口
从IOPLL IP内核 | 至LVDS SERDES IP内核发送器 | 到LVDS SERDES IP内核接收器 |
---|---|---|
lvds_clk[0] (串行时钟输出信号)
串行时钟输出只能驱动LVDS SERDES IP内核发送器和接收器上的ext_fclk。该时钟不能驱动内核逻辑。 |
ext_fclk (到发送器的串行时钟输入) |
ext_fclk (串行时钟输入到接收器) |
loaden[0] (加载使能输出)
|
ext_loaden (到发送器的加载使能信号) |
ext_loaden(用于解串器的加载使能信号) |
outclk2 (并行时钟输出) |
ext_coreclock (并行内核时钟) |
ext_coreclock (并行内核时钟) |
locked |
— | pll_areset (异步PLL复位端口) |
phout[7:0]
|
— | ext_vcoph 该信号只有DPA或者soft-CDR模式中的LVDS接收器需要。 |