Intel® Cyclone® 10 GX内核架构和通用I/O手册

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ID 683775
日期 6/14/2018
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1. Intel® Cyclone® 10 GX器件中的逻辑阵列模块与自适应逻辑模块 2. Intel® Cyclone® 10 GX器件中的嵌入式存储器模块 3. Intel® Cyclone® 10 GX器件中的精度可调DSP模块 4. Intel® Cyclone® 10 GX器件中的时钟网络和PLL 5. Intel® Cyclone® 10 GX 器件的I/O和高速I/O 6. Intel® Cyclone® 10 GX 器件的外部存储器接口 7. Intel® Cyclone® 10 GX器件中的配置，设计安全和远程系统更新 8. Intel® Cyclone® 10 GX器件的SEU缓解 9. Intel® Cyclone® 10 GX器件中的JTAG边界扫描测试 10. Intel® Cyclone® 10 GX器件中的电源管理
1. Intel® Cyclone® 10 GX器件中的逻辑阵列模块与自适应逻辑模块 x
1.1. LAB 1.2. ALM操作模式 1.3. LAB功耗管理技术 1.4. Intel® Cyclone® 10 GX器件中的逻辑阵列模块与自适应逻辑模块的修订历史
1.1. LAB x
1.1.1. MLAB 1.1.2. 本地和直链(Direct Link)互联 1.1.3. 共享算术链和进位链互联 1.1.4. LAB控制信号 1.1.5. ALM资源 1.1.6. ALM输出
1.2. ALM操作模式 x
1.2.1. 正常模式 1.2.2. 扩展LUT模式 1.2.3. 算术模式 1.2.4. 共享算术模式
2. Intel® Cyclone® 10 GX器件中的嵌入式存储器模块 x
2.1. 嵌入式存储器类型 2.2. Intel® Cyclone® 10 GX器件的嵌入式存储器设计指南 2.3. 嵌入式存储器特性 2.4. 嵌入式存储器模式 2.5. 嵌入式存储器时钟模式 2.6. 嵌入式存储器模块中的奇偶校验位 2.7. 嵌入式存储器模块中的字节使能 2.8. 存储器模块Packed模式支持 2.9. 存储器模块地址时钟使能支持 2.10. 存储器模块异步清零 2.11. 存储器模块纠错码支持 2.12. Intel® Cyclone® 10 GX器件中的嵌入式存储器模块修订历史
2.1. 嵌入式存储器类型 x
2.1.1. Intel® Cyclone® 10 GX器件中的嵌入式存储器性能
2.2. Intel® Cyclone® 10 GX器件的嵌入式存储器设计指南 x
2.2.1. 考虑存储器模块选择 2.2.2. 指南：实现外部冲突消解 2.2.3. 指南：定制Read-During-Write行为 2.2.4. 指南：考虑上电状态和存储器初始化 2.2.5. 指南：控制时钟来降低功耗
2.2.3. 指南：定制Read-During-Write行为 x
2.2.3.1. 相同端口Read-During-Write模式 2.2.3.2. 混合端口Read-During-Write模式
2.4. 嵌入式存储器模式 x
2.4.1. 单端口模式的嵌入式存储器配置 2.4.2. 双端口模式的嵌入式存储器配置
2.5. 嵌入式存储器时钟模式 x
2.5.1. 每种存储器模式的时钟模式 2.5.2. 时钟模式中的异步清零 2.5.3. 同步读/写中的输出读数据 2.5.4. 时钟模式的独立时钟使能
2.5.1. 每种存储器模式的时钟模式 x
2.5.1.1. 单一时钟模式 2.5.1.2. 读/写时钟模式 2.5.1.3. 输入/输出时钟模式 2.5.1.4. 独立时钟模式
2.7. 嵌入式存储器模块中的字节使能 x
2.7.1. 存储器模块中的字节使能控制 2.7.2. 数据字节输出 2.7.3. RAM模块操作
2.11. 存储器模块纠错码支持 x
2.11.1. 纠错码真值表
3. Intel® Cyclone® 10 GX器件中的精度可调DSP模块 x
3.1. Intel® Cyclone® 10 GX器件中支持的操作模式 3.2. 资源 3.3. 设计考量 3.4. 模块体系结构 3.5. 操作模式说明 3.6. Intel® Cyclone® 10 GX器件中的精度可调DSP模块修订历史
3.1. Intel® Cyclone® 10 GX器件中支持的操作模式 x
3.1.1. 特性
3.3. 设计考量 x
3.3.1. 操作模式 3.3.2. 用于定点运算的内部系数和预加器 3.3.3. 用于定点运算的累加器 3.3.4. Chainout加法器
3.3.4. Chainout加法器 x
3.3.4.1. 资源
3.4. 模块体系结构 x
3.4.1. 输入寄存器组(Input Register Bank) 3.4.2. 流水线寄存器 3.4.3. 定点运算的预加器 3.4.4. 定点运算的内部系数 3.4.5. 乘法器 3.4.6. 加法器 3.4.7. 用于定点运算的累加器和Chainout加法器 3.4.8. 用于定点运算的脉动寄存器 3.4.9. 用于定点运算的双倍累加寄存器 3.4.10. 输出寄存器组(Output Register Bank)
3.4.1. 输入寄存器组(Input Register Bank) x
3.4.1.1. 用于定点运算的两组延迟寄存器
3.5. 操作模式说明 x
3.5.1. 定点运算的操作模式 3.5.2. 浮点运算的操作模式
3.5.1. 定点运算的操作模式 x
3.5.1.1. 独立乘法器模式 3.5.1.2. 独立复合乘法器 3.5.1.3. 乘法加法器求和模式 3.5.1.4. 与36-Bit输入相加的18 x 19乘法运算 3.5.1.5. 脉动FIR模式
3.5.1.1. 独立乘法器模式 x
3.5.1.1.1. 18 x 18或者18 x 19独立乘法器 3.5.1.1.2. 27 x 27独立乘法器
3.5.1.2. 独立复合乘法器 x
3.5.1.2.1. 18 x 19复合乘法器
3.5.1.5. 脉动FIR模式 x
3.5.1.5.1. 映射脉动模式用户视图到精度可调模块体系结构视图 3.5.1.5.2. 18-Bit脉动FIR模式 3.5.1.5.3. 27-Bit脉动FIR模式
3.5.2. 浮点运算的操作模式 x
3.5.2.1. 单一浮点运算功能 3.5.2.2. 多浮点运算功能
3.5.2.1. 单一浮点运算功能 x
3.5.2.1.1. 乘法模式 3.5.2.1.2. 加法或减法模式 3.5.2.1.3. 乘法累加模式
3.5.2.2. 多浮点运算功能 x
3.5.2.2.1. 乘加或乘减模式 3.5.2.2.2. 矢量一模式 3.5.2.2.3. 矢量二模式 3.5.2.2.4. 直接矢量点积 3.5.2.2.5. 复合乘法
4. Intel® Cyclone® 10 GX器件中的时钟网络和PLL x
4.1. 时钟网络 4.2. Intel® Cyclone® 10 GX PLLs 4.3. Intel® Cyclone® 10 GX器件中的时钟网络和PLL修订历史
4.1. 时钟网络 x
4.1.1. Intel® Cyclone® 10 GX器件中的时钟资源 4.1.2. 层次结构时钟网络 4.1.3. 时钟网络类型 4.1.4. 时钟网络源 4.1.5. 时钟控制模块 4.1.6. 时钟断电 4.1.7. 时钟使能信号
4.1.3. 时钟网络类型 x
4.1.3.1. 全局时钟网络(Global Clock Networks) 4.1.3.2. 局域时钟网络 4.1.3.3. 外设时钟网络
4.1.4. 时钟网络源 x
4.1.4.1. 专用时钟输入管脚 4.1.4.2. 内部逻辑 4.1.4.3. DPA输出 4.1.4.4. HSSI时钟输出 4.1.4.5. PLL时钟输出
4.1.5. 时钟控制模块 x
4.1.5.1. Intel® Cyclone® 10 GX器件中的管脚映射 4.1.5.2. GCLK控制模块 4.1.5.3. RCLK控制模块 4.1.5.4. PCLK控制模块
4.2. Intel® Cyclone® 10 GX PLLs x
4.2.1. PLL使用 4.2.2. PLL体系结构 4.2.3. PLL控制信号 4.2.4. 时钟反馈模式 4.2.5. 时钟倍频与分频 4.2.6. 可编程相移 4.2.7. 可编程占空比 4.2.8. PLL级联(PLL Cascading) 4.2.9. 参考时钟源 4.2.10. 时钟切换 4.2.11. PLL重配置和动态相移
4.2.3. PLL控制信号 x
4.2.3.1. 复位（reset） 4.2.3.2. 锁定（locked）
4.2.10. 时钟切换 x
4.2.10.1. 自动时钟切换 4.2.10.2. 手动覆盖的自动切换(Automatic Switchover with Manual Override) 4.2.10.3. 手动时钟切换(Manual Clock Switchover) 4.2.10.4. 指南
5. Intel® Cyclone® 10 GX 器件的I/O和高速I/O x
5.1. Intel® Cyclone® 10 GX 器件中的I/O和差分I/O缓冲 5.2. Intel® Cyclone® 10 GX器件中的I/O标准和电压电平 5.3. Intel® Cyclone® 10 GX 器件的Intel FPGA I/O IP内核 5.4. Intel® Cyclone® 10 GX 器件的I/O资源 5.5. Intel® Cyclone® 10 GX 器件的体系结构和I/O的一般功能 5.6. Intel® Cyclone® 10 GX 器件的高速源同步SERDES和DPA 5.7. 在 Intel® Cyclone® 10 GX 器件中使用I/O和高速I/O 5.8. Intel® Cyclone® 10 GX器件的I/O和高速I/O的修订历史
5.2. Intel® Cyclone® 10 GX器件中的I/O标准和电压电平 x
5.2.1. Intel® Cyclone® 10 GX器件中支持的I/O标准 5.2.2. Intel® Cyclone® 10 GX器件中的I/O标准电平 5.2.3. Intel® Cyclone® 10 GX器件中的MultiVolt I/O接口
5.4. Intel® Cyclone® 10 GX 器件的I/O资源 x
5.4.1. Intel® Cyclone® 10 GX 器件的GPIO Bank、SERDES和DPA位置 5.4.2. Intel® Cyclone® 10 GX 封装的FPGA I/O资源 5.4.3. Intel® Cyclone® 10 GX 器件的I/O Bank组 5.4.4. Intel® Cyclone® 10 GX器件的I/O纵向移植
5.4.4. Intel® Cyclone® 10 GX器件的I/O纵向移植 x
5.4.4.1. 验证管脚移植兼容性
5.5. Intel® Cyclone® 10 GX 器件的体系结构和I/O的一般功能 x
5.5.1. Intel® Cyclone® 10 GX 器件中的I/O单元结构 5.5.2. Intel® Cyclone® 10 GX 器件的I/O管脚特性 5.5.3. Intel® Cyclone® 10 GX 器件中可编程IOE功能 5.5.4. Intel® Cyclone® 10 GX 器件的片上I/O匹配 5.5.5. Intel® Cyclone® 10 GX 器件的外部I/O匹配
5.5.1. Intel® Cyclone® 10 GX 器件中的I/O单元结构 x
5.5.1.1. Intel® Cyclone® 10 GX 器件的I/O Bank体系结构 5.5.1.2. Intel® Cyclone® 10 GX 器件的I/O缓冲器和寄存器
5.5.2. Intel® Cyclone® 10 GX 器件的I/O管脚特性 x
5.5.2.1. 开漏输出 5.5.2.2. 总线保持电路 5.5.2.3. 弱上拉电阻
5.5.3. Intel® Cyclone® 10 GX 器件中可编程IOE功能 x
5.5.3.1. 可编程电流强度 5.5.3.2. 可编程的输出摆率控制 5.5.3.3. 可编程IOE延迟 5.5.3.4. 可编程开漏输出 5.5.3.5. 可编程预加重（Programmable Pre-Emphasis） 5.5.3.6. 可编程差分输出电压
5.5.4. Intel® Cyclone® 10 GX 器件的片上I/O匹配 x
5.5.4.1. Intel® Cyclone® 10 GX 器件中不带校准的RS OCT 5.5.4.2. Intel® Cyclone® 10 GX 器件中带校准的RS OCT 5.5.4.3. Intel® Cyclone® 10 GX 器件中带校准的RT OCT 5.5.4.4. 动态OCT 5.5.4.5. 差分输入（RD OCT） 5.5.4.6. Intel® Cyclone® 10 GX 器件中的OCT校准模块
5.5.5. Intel® Cyclone® 10 GX 器件的外部I/O匹配 x
5.5.5.1. 单端I/O匹配 5.5.5.2. Intel® Cyclone® 10 GX 器件的差分I/O匹配
5.5.5.2. Intel® Cyclone® 10 GX 器件的差分I/O匹配 x
5.5.5.2.1. Differential HSTL、SSTL、HSUL和POD匹配 5.5.5.2.2. LVDS、RSDS和Mini-LVDS匹配 5.5.5.2.3. LVPECL匹配
5.6. Intel® Cyclone® 10 GX 器件的高速源同步SERDES和DPA x
5.6.1. SERDES电路 5.6.2. Intel® Cyclone® 10 GX 器件中支持的SERDES I/O标准 5.6.3. Intel® Cyclone® 10 GX 器件的差分发送器 5.6.4. Intel® Cyclone® 10 GX 器件中的差分接收器 5.6.5. Intel® Cyclone® 10 GX 器件的PLL和时钟 5.6.6. Intel® Cyclone® 10 GX 器件的时序和优化
5.6.3. Intel® Cyclone® 10 GX 器件的差分发送器 x
5.6.3.1. Intel® Cyclone® 10 GX 器件中的发送器模块 5.6.3.2. DDR和SDR的串化器旁路操作
5.6.4. Intel® Cyclone® 10 GX 器件中的差分接收器 x
5.6.4.1. Intel® Cyclone® 10 GX 器件中的接收器模块 5.6.4.2. Intel® Cyclone® 10 GX 器件中的接收器模式
5.6.4.1. Intel® Cyclone® 10 GX 器件中的接收器模块 x
5.6.4.1.1. DPA块 5.6.4.1.2. 同步器 5.6.4.1.3. 数据重对齐块（Bit Slip） 5.6.4.1.4. 解串器
5.6.4.2. Intel® Cyclone® 10 GX 器件中的接收器模式 x
5.6.4.2.1. Non-DPA模式 5.6.4.2.2. DPA模式 5.6.4.2.3. Soft-CDR模式
5.6.5. Intel® Cyclone® 10 GX 器件的PLL和时钟 x
5.6.5.1. 时钟差分发送器 5.6.5.2. 时钟差分接收器 5.6.5.3. 指南：LVDS参考时钟源 5.6.5.4. 指南：将整数PLL模式下的PLL用于LVDS 5.6.5.5. 指南：使用PLL的高速时钟仅对LVDS SERDES提供时钟 5.6.5.6. 指南：差分通道的管脚布局 5.6.5.7. External PLL模式的LVDS接口
5.6.5.2. 时钟差分接收器 x
5.6.5.2.1. 指南：跨越多个I/O Bank的时钟DPA接口 5.6.5.2.2. 指南：DPA或Non-DPA接收器的I/O PLL参考时钟源
5.6.5.7. External PLL模式的LVDS接口 x
5.6.5.7.1. LVDS SERDES IP内核的IOPLL IP内核信号接口 5.6.5.7.2. External PLL模式的IOPLL参数值 5.6.5.7.3. External PLL模式下IOPLL和LVDS SERDES之间的连接
5.6.6. Intel® Cyclone® 10 GX 器件的时序和优化 x
5.6.6.1. 源同步时序预算
5.6.6.1. 源同步时序预算 x
5.6.6.1.1. 差分数据定向 5.6.6.1.2. 差分I/O位位置 5.6.6.1.3. 发送器通道至通道偏斜 5.6.6.1.4. Non-DPA模式的接收器偏斜裕量
5.6.6.1.2. 差分I/O位位置 x
5.6.6.1.2.1. 差分位命名约定
5.7. 在 Intel® Cyclone® 10 GX 器件中使用I/O和高速I/O x
5.7.1. Intel® Cyclone® 10 GX 器件的I/O和高速I/O通用指南 5.7.2. 混合电压参考和非电压参考I/O标准 5.7.3. 指南：上电排序期间不可驱动I/O管脚 5.7.4. 指南：最大DC电流限制 5.7.5. 指南：LVDS SERDES IP Core实例化 5.7.6. 指南：Soft-CDR模式的LVDS SERDES管脚对 5.7.7. 指南： Intel® Cyclone® 10 GX GPIO性能的最小化高抖动的影响 5.7.8. 指南：外部存储器接口I/O Bank 2A的使用
5.7.1. Intel® Cyclone® 10 GX 器件的I/O和高速I/O通用指南 x
5.7.1.1. 指南：VREF源和VREF管脚 5.7.1.2. 指南：观察3.0 V对接的器件绝对最大额定值 5.7.1.3. 指南：支持I/O PLL参考时钟输入管脚的I/O标准
5.7.2. 混合电压参考和非电压参考I/O标准 x
5.7.2.1. 非电压参考I/O标准 5.7.2.2. 电压参考I/O标准 5.7.2.3. 混合电压参考和非电压参考标准概述
6. Intel® Cyclone® 10 GX 器件的外部存储器接口 x
6.1. Intel® Cyclone® 10 GX 外部存储器接口关键功能特性的解决方案 6.2. Intel® Cyclone® 10 GX器件支持的存储器标准 6.3. Intel® Cyclone® 10 GX 器件中的外部存储器接口宽度 6.4. Intel® Cyclone® 10 GX 器件中的外部存储器接口I/O管脚 6.5. Intel® Cyclone® 10 GX 器件封装中支持的存储器接口 6.6. Intel® Cyclone® 10 GX 器件中的外部存储器接口IP支持 6.7. Intel® Cyclone® 10 GX 器件的外部存储器接口体系结构 6.8. Intel® Cyclone® 10 GX器件中的外部存储器接口修订历史
6.4. Intel® Cyclone® 10 GX 器件中的外部存储器接口I/O管脚 x
6.4.1. 指南：外部存储器接口I/O Bank 2A的使用
6.5. Intel® Cyclone® 10 GX 器件封装中支持的存储器接口 x
6.5.1. Intel® Cyclone® 10 GX 封装支持—针对包含ECC的DDR3/DDR3L x40或不包含ECC的LPDDR3 x32 6.5.2. Intel® Cyclone® 10 GX 封装支持—针对包含ECC Single和Dual-Rank的DDR3/DDR3L ×72
6.6. Intel® Cyclone® 10 GX 器件中的外部存储器接口IP支持 x
6.6.1. Ping Pong PHY IP
6.7. Intel® Cyclone® 10 GX 器件的外部存储器接口体系结构 x
6.7.1. I/O Bank 6.7.2. I/O AUX
6.7.1. I/O Bank x
6.7.1.1. 硬存储控制器 6.7.1.2. 延迟锁相环 6.7.1.3. 定序器 6.7.1.4. 时钟树 6.7.1.5. I/O通道
6.7.1.1. 硬存储控制器 x
6.7.1.1.1. 硬存储控制器功能特点 6.7.1.1.2. 主控制路径 6.7.1.1.3. 数据缓冲控制器
6.7.1.5. I/O通道 x
6.7.1.5.1. DQS逻辑模块
7. Intel® Cyclone® 10 GX器件中的配置，设计安全和远程系统更新 x
7.1. 增强的配置和通过协议配置（Configuration via Protocol） 7.2. 配置方案 7.3. 配置详细信息 7.4. 使用主动串行方案升级远程系统 7.5. 设计安全 7.6. Intel® Cyclone® 10 GX器件中的配置、设计安全和远程系统更新修订历史
7.2. 配置方案 x
7.2.1. 主动串行配置 7.2.2. 被动串行配置 7.2.3. 快速被动并行配置 7.2.4. JTAG配置
7.2.1. 主动串行配置 x
7.2.1.1. DATA时钟(DCLK) 7.2.1.2. 主动串行单器件配置 7.2.1.3. 主动串行多器件配置 7.2.1.4. 多个EPCQ-L器件的主动串行配置 7.2.1.5. 使用EPCQ-L器件
7.2.1.3. 主动串行多器件配置 x
7.2.1.3.1. 管脚连接和指南 7.2.1.3.2. 使用多个配置数据
7.2.1.5. 使用EPCQ-L器件 x
7.2.1.5.1. 控制EPCQ-L器件 7.2.1.5.2. 走线长度指南 7.2.1.5.3. 编程EPCQ-L器件
7.2.1.5.3. 编程EPCQ-L器件 x
7.2.1.5.3.1. 使用JTAG接口编程EPCQ-L 7.2.1.5.3.2. 使用主动串行接口编程EPCQ-L
7.2.2. 被动串行配置 x
7.2.2.1. 使用外部主机的被动串行单器件配置 7.2.2.2. 使用Intel FPGA下载电缆的被动串行单器件配置 7.2.2.3. 被动串行多器件配置
7.2.2.3. 被动串行多器件配置 x
7.2.2.3.1. 管脚连接和指南 7.2.2.3.2. 使用多个配置数据 7.2.2.3.3. 使用一个配置数据 7.2.2.3.4. 使用PC主机和下载电缆
7.2.3. 快速被动并行配置 x
7.2.3.1. 快速被动并行单器件配置 7.2.3.2. 快速被动并行多器件配置
7.2.3.2. 快速被动并行多器件配置 x
7.2.3.2.1. 管脚连接和指南 7.2.3.2.2. 使用多个配置数据 7.2.3.2.3. 使用一个配置数据
7.2.4. JTAG配置 x
7.2.4.1. JTAG单器件配置 7.2.4.2. JTAG多器件配置
7.2.4.2. JTAG多器件配置 x
7.2.4.2.1. 管脚连接和指南 7.2.4.2.2. 使用一个下载电缆
7.3. 配置详细信息 x
7.3.1. MSEL管脚设置 7.3.2. CLKUSR 7.3.3. 配置序列 7.3.4. 配置时序波形 7.3.5. 估算配置时间 7.3.6. 器件配置管脚 7.3.7. 配置数据压缩
7.3.3. 配置序列 x
7.3.3.1. 上电 7.3.3.2. 复位 7.3.3.3. 配置 7.3.3.4. 配置错误处理 7.3.3.5. 初始化 7.3.3.6. 用户模式
7.3.3.3. 配置 x
7.3.3.3.1. 配置错误检测
7.3.4. 配置时序波形 x
7.3.4.1. FPP配置时序 7.3.4.2. AS配置时序 7.3.4.3. PS配置时序
7.3.6. 器件配置管脚 x
7.3.6.1. 用于配置管脚的I/O标准和驱动强度 7.3.6.2. Quartus® Prime Pro Edition软件中的配置管脚选项
7.3.7. 配置数据压缩 x
7.3.7.1. 设计编译前的使能压缩 7.3.7.2. 设计编译后的使能压缩 7.3.7.3. 在多器件配置中使用压缩dummy
7.4. 使用主动串行方案升级远程系统 x
7.4.1. 配置映像 7.4.2. 远程更新模式中的配置序列 7.4.3. 远程系统更新电路 7.4.4. 使能远程系统更新电路 7.4.5. 远程系统更新寄存器 7.4.6. 远程系统更新状态机 7.4.7. 用户看门狗定时器（User Watchdog Timer）
7.4.5. 远程系统更新寄存器 x
7.4.5.1. 控制寄存器 7.4.5.2. 状态寄存器
7.5. 设计安全 x
7.5.1. 安全密钥类型 7.5.2. 安全模式 7.5.3. Intel® Cyclone® 10 GX Qcrypt安全工具 7.5.4. 设计安全实现步骤
7.5.2. 安全模式 x
7.5.2.1. JTAG安全模式
8. Intel® Cyclone® 10 GX器件的SEU缓解 x
8.1. 单粒子翻转缓解 8.2. Intel® Cyclone® 10 GXSEU缓解技术 8.3. CRAM错误检测设置参考 8.4. 规范 8.5. Intel® Cyclone® 10 GX器件中SEU缓解修订历史
8.1. 单粒子翻转缓解 x
8.1.1. 配置RAM 8.1.2. 嵌入式存储器 8.1.3. 故障率
8.2. Intel® Cyclone® 10 GXSEU缓解技术 x
8.2.1. 缓解配置RAM中的SEU效应 8.2.2. 缓解嵌入式用户RAM中的SEU效应 8.2.3. 三模冗余 8.2.4. Quartus® Prime Pro Edition软件SEU FIT报告
8.2.1. 缓解配置RAM中的SEU效应 x
8.2.1.1. 错误检测循环冗余校验 8.2.1.2. SEU敏感度处理 8.2.1.3. 层次标记 8.2.1.4. 评估您的系统对功能翻转的响应 8.2.1.5. 从CRC错误中恢复
8.2.1.1. 错误检测循环冗余校验 x
8.2.1.1.1. 基于列和基于帧的校验位 8.2.1.1.2. 错误消息寄存器 8.2.1.1.3. CRC_ERROR管脚行为
8.2.1.5. 从CRC错误中恢复 x
8.2.1.5.1. 使能错误纠正（内部擦拭）
8.2.2. 缓解嵌入式用户RAM中的SEU效应 x
8.2.2.1. 配置RAM使能ECC
8.2.4. Quartus® Prime Pro Edition软件SEU FIT报告 x
8.2.4.1. SEU FIT参数报告 8.2.4.2. Projected SEU FIT by Component Usage报告 8.2.4.3. 使能Projected SEU FIT by Component Usage报告
8.2.4.2. Projected SEU FIT by Component Usage报告 x
8.2.4.2.1. 元件FIT率 8.2.4.2.2. 原始FIT 8.2.4.2.3. 已使用的FIT 8.2.4.2.4. 已缓解FIT 8.2.4.2.5. 架构漏洞因素
8.4. 规范 x
8.4.1. 错误检测频率 8.4.2. 错误检测时间 8.4.3. EMR更新间隔（Update Interval） 8.4.4. 错误纠正时间
9. Intel® Cyclone® 10 GX器件中的JTAG边界扫描测试 x
9.1. BST操作控制 9.2. JTAG操作的I/O电压 9.3. 执行BST 9.4. 使能和禁用IEEE Std. 1149.1 BST电路 9.5. IEEE Std. 1149.1边界扫描测试指南 9.6. IEEE Std. 1149.1边界扫描寄存器 9.7. IEEE Std. 1149.6边界扫描寄存器 9.8. Intel® Cyclone® 10 GX器件中的JTAG边界扫描测试修订历史
9.1. BST操作控制 x
9.1.1. IDCODE 9.1.2. Supported JTAG Instruction 9.1.3. JTAG安全模式 9.1.4. JTAG专用指令
9.6. IEEE Std. 1149.1边界扫描寄存器 x
9.6.1. an Intel® Cyclone® 10 GX器件I/O管脚的边界扫描单元
10. Intel® Cyclone® 10 GX器件中的电源管理 x
10.1. 功耗 10.2. 可编程电源技术 10.3. 电源传感线（Power Sense Line） 10.4. 电压传感器 10.5. 温度传感二级管 10.6. 上电复位电路 10.7. Intel® Cyclone® 10 GX器件的上电排序考量 10.8. 电源设计 10.9. Intel® Cyclone® 10 GX器件中的电源管理修订历史
10.1. 功耗 x
10.1.1. 动态功耗方程
10.4. 电压传感器 x
10.4.1. 外部模拟信号的输入信号范围 10.4.2. 在 Intel® Cyclone® 10 GX器件中使用电压传感器
10.4.1. 外部模拟信号的输入信号范围 x
10.4.1.1. Unipolar Input Mode（单极性输入模式）
10.4.2. 在 Intel® Cyclone® 10 GX器件中使用电压传感器 x
10.4.2.1. 使用FPGA Core Access对电压传感器进行访问 10.4.2.2. 电压传感器传输功能
10.4.2.1. 使用FPGA Core Access对电压传感器进行访问 x
10.4.2.1.1. Core Access模式的配置寄存器 10.4.2.1.2. MD[1:0]不等于2'b11时，Core Access Mode下电压传感器（Voltage Sensor）的访问 10.4.2.1.3. MD[1:0]等于2'b11时，Core Access Mode下Voltage Sensor的访问。
10.5. 温度传感二级管 x
10.5.1. 内部温度传感二级管 10.5.2. 外部温度传感二级管
10.5.1. 内部温度传感二级管 x
10.5.1.1. 内部TSD的传送函数
10.6. 上电复位电路 x
10.6.1. POR电路监控和未监控电源
10.7. Intel® Cyclone® 10 GX器件的上电排序考量 x
10.7.1. Intel® Cyclone® 10 GX器件的上电顺序要求 10.7.2. Intel® Cyclone® 10 GX器件的掉电序列建议和要求
1. Intel® Cyclone® 10 GX器件中的逻辑阵列模块与自适应逻辑模块
2. Intel® Cyclone® 10 GX器件中的嵌入式存储器模块
3. Intel® Cyclone® 10 GX器件中的精度可调DSP模块
4. Intel® Cyclone® 10 GX器件中的时钟网络和PLL
5. Intel® Cyclone® 10 GX 器件的I/O和高速I/O
6. Intel® Cyclone® 10 GX 器件的外部存储器接口
7. Intel® Cyclone® 10 GX器件中的配置，设计安全和远程系统更新
8. Intel® Cyclone® 10 GX器件的SEU缓解
9. Intel® Cyclone® 10 GX器件中的JTAG边界扫描测试
10. Intel® Cyclone® 10 GX器件中的电源管理

5.6.4.1.3. 数据重对齐块（Bit Slip）

发送数据中的偏斜连同链路添加的偏斜一起会导致已接收串行数据流中通道至通道（channel-to-channel）偏斜。如果使能DPA，则由每通道上各个时钟相位采集已接收数据。这种差异可能导致从通道间接收到的数据错位。为了对该通道到通道的偏斜进行补偿，并在每个通道建立正确的接收字边界，每个接收通道有通过将延迟位插入串行流重新对齐数据的专用数据重对齐电路。

可选端口rx_bitslip_ctrl可以控制由内部逻辑独立控制的每个接收器的位插入。数据在rx_bitslip_ctrl的上升沿滑动一个位。对rx_bitslip_ctrl信号的要求包括以下几项：

  • 最小脉冲宽度是逻辑阵列中并行时钟的一个周期。
  • 脉冲之间的最小低电平时间是并行时钟的一个周期。
  • 该信号是一个边沿触发信号。
  • 有效数据在rx_bitslip_ctrl上升沿的后4个并行时钟周期可用。
图 94. 数据重对齐时序该图显示为解串因子设为4时一个bit slip脉冲后的接收器输出（rx_out）。


数据重对齐电路有一个设置为该解串因子的位滑翻转值。可选的状态端口rx_bitslip_max可用于每个通道的FPGA架构，以标示达到预设翻转点。

图 95. 接收器数据重对齐翻转该图显示翻转出现前4位周期的预设值。rx_bitslip_max信号脉冲一个rx_coreclock周期表明已发生翻转。


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