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1. Intel® Cyclone® 10 GX器件中的逻辑阵列模块与自适应逻辑模块
2. Intel® Cyclone® 10 GX器件中的嵌入式存储器模块
3. Intel® Cyclone® 10 GX器件中的精度可调DSP模块
4. Intel® Cyclone® 10 GX器件中的时钟网络和PLL
5. Intel® Cyclone® 10 GX 器件的I/O和高速I/O
6. Intel® Cyclone® 10 GX 器件的外部存储器接口
7. Intel® Cyclone® 10 GX器件中的配置,设计安全和远程系统更新
8. Intel® Cyclone® 10 GX器件的SEU缓解
9. Intel® Cyclone® 10 GX器件中的JTAG边界扫描测试
10. Intel® Cyclone® 10 GX器件中的电源管理
5.1. Intel® Cyclone® 10 GX 器件中的I/O和差分I/O缓冲
5.2. Intel® Cyclone® 10 GX器件中的I/O标准和电压电平
5.3. Intel® Cyclone® 10 GX 器件的Intel FPGA I/O IP内核
5.4. Intel® Cyclone® 10 GX 器件的I/O资源
5.5. Intel® Cyclone® 10 GX 器件的体系结构和I/O的一般功能
5.6. Intel® Cyclone® 10 GX 器件的高速源同步SERDES和DPA
5.7. 在 Intel® Cyclone® 10 GX 器件中使用I/O和高速I/O
5.8. Intel® Cyclone® 10 GX器件的I/O和高速I/O的修订历史
6.1. Intel® Cyclone® 10 GX 外部存储器接口关键功能特性的解决方案
6.2. Intel® Cyclone® 10 GX器件支持的存储器标准
6.3. Intel® Cyclone® 10 GX 器件中的外部存储器接口宽度
6.4. Intel® Cyclone® 10 GX 器件中的外部存储器接口I/O管脚
6.5. Intel® Cyclone® 10 GX 器件封装中支持的存储器接口
6.6. Intel® Cyclone® 10 GX 器件中的外部存储器接口IP支持
6.7. Intel® Cyclone® 10 GX 器件的外部存储器接口体系结构
6.8. Intel® Cyclone® 10 GX器件中的外部存储器接口修订历史
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10.4.2.1.3. MD[1:0]等于2'b11时,Core Access Mode下Voltage Sensor的访问。
以下结构图显示为MD[1:0]等于2'b11时,内核访问模式(core access mode)下访问电压传感器(voltage sensor)的IP核要求。
MD [1:0]等于2'b11时的结构图
- corectl信号的低到高跳变使能内核访问模式。
- 至少等待两个时钟脉冲,然后继续执行步骤2操作。
- 解除reset信号置位,将电压传感器从复位状态释放。
- 至少等待两个时钟脉冲,然后继续执行步骤3操作。
- 通过写入配置寄存器以及置位coreconfig信号8个时钟周期来配置电压传感器。内核访问模式的配置寄存器是8-bit宽,且配置数据被串行移入配置寄存器。
- 指定chsel[3:0]信号中用于转换的通道。chsel[3:0]信号的数据需要在coreconfig信号被解除置位前准备就绪。
- coreconfig信号变低表示基于配置寄存器和chsel[3:0]信号所定义的配置的转换开始。
- 指定chsel[3:0]信号中下一个用于转换的通道。Data on the chsel[3:0]信号中的信号需要在eoc信号置位的前一个周期准备就绪。轮询eoc和eos状态信号以查看步骤4中chsel[3:0]信号指定的第一通道的转换是否完成。在eoc信号的下降沿将输出数据锁存在dataout[5:0]信号上。
- 对后续通道重复步骤6。