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1. Intel® Cyclone® 10 GX器件中的逻辑阵列模块与自适应逻辑模块
2. Intel® Cyclone® 10 GX器件中的嵌入式存储器模块
3. Intel® Cyclone® 10 GX器件中的精度可调DSP模块
4. Intel® Cyclone® 10 GX器件中的时钟网络和PLL
5. Intel® Cyclone® 10 GX 器件的I/O和高速I/O
6. Intel® Cyclone® 10 GX 器件的外部存储器接口
7. Intel® Cyclone® 10 GX器件中的配置,设计安全和远程系统更新
8. Intel® Cyclone® 10 GX器件的SEU缓解
9. Intel® Cyclone® 10 GX器件中的JTAG边界扫描测试
10. Intel® Cyclone® 10 GX器件中的电源管理
5.1. Intel® Cyclone® 10 GX 器件中的I/O和差分I/O缓冲
5.2. Intel® Cyclone® 10 GX器件中的I/O标准和电压电平
5.3. Intel® Cyclone® 10 GX 器件的Intel FPGA I/O IP内核
5.4. Intel® Cyclone® 10 GX 器件的I/O资源
5.5. Intel® Cyclone® 10 GX 器件的体系结构和I/O的一般功能
5.6. Intel® Cyclone® 10 GX 器件的高速源同步SERDES和DPA
5.7. 在 Intel® Cyclone® 10 GX 器件中使用I/O和高速I/O
5.8. Intel® Cyclone® 10 GX器件的I/O和高速I/O的修订历史
6.1. Intel® Cyclone® 10 GX 外部存储器接口关键功能特性的解决方案
6.2. Intel® Cyclone® 10 GX器件支持的存储器标准
6.3. Intel® Cyclone® 10 GX 器件中的外部存储器接口宽度
6.4. Intel® Cyclone® 10 GX 器件中的外部存储器接口I/O管脚
6.5. Intel® Cyclone® 10 GX 器件封装中支持的存储器接口
6.6. Intel® Cyclone® 10 GX 器件中的外部存储器接口IP支持
6.7. Intel® Cyclone® 10 GX 器件的外部存储器接口体系结构
6.8. Intel® Cyclone® 10 GX器件中的外部存储器接口修订历史
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4.2.3.1. 复位(reset)
每个PLL的IP内核的复位信号端口如下:
- fPLL—pll_powerdown
- I/O PLL—reset
复位信号是每个PLL 的复位或者重同步输入。器件输入管脚或者内部逻辑能够驱动这些输入信号。
当复位信号被驱高时,PLL计数器复位,对PLL输出清零,使PLL处于失锁状态。VCO然后恢复为默认设置。当复位信号再次被驱低时,PLL在重新锁定的同时将重新同步到它的输入。
每次PLL失锁后必须置位复位信号以保证PLL输入与输出时钟之间的正确相位关系。您可以使用 Quartus® Prime Pro Edition参数编辑器将PLL设置成失锁(loss-of-lock)后自动自复位(self-reset)。
当下面其中一个条件为真时就必须包括复位信号:
- 设计中使能了PLL重配置或者时钟切换功能
- 失锁(loss-of-lock)情况过后,必须维持PLL输入与输出时钟之间的相位关系
注:
- 如果FPGA转换到用户模式时PLL的输入时钟没有翻转或者不稳定,那么即便使能了自复位功能(self-reset),也要在输入时钟变得稳定并在规格范围内后复位PLL。
- 如果在重配置PLL或者外部时钟源之后PLL不能锁定到参考时钟,那么即便使能了自复位功能(self-reset),也要在输入时钟变得稳定并在规格范围内后复位PLL。
- 对于fPLL,器件上电后,当fPLL上电校准完成时(pll_cal_busy信号置低),您必须复位fPLL。