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1. Intel® Cyclone® 10 GX器件中的逻辑阵列模块与自适应逻辑模块
2. Intel® Cyclone® 10 GX器件中的嵌入式存储器模块
3. Intel® Cyclone® 10 GX器件中的精度可调DSP模块
4. Intel® Cyclone® 10 GX器件中的时钟网络和PLL
5. Intel® Cyclone® 10 GX 器件的I/O和高速I/O
6. Intel® Cyclone® 10 GX 器件的外部存储器接口
7. Intel® Cyclone® 10 GX器件中的配置,设计安全和远程系统更新
8. Intel® Cyclone® 10 GX器件的SEU缓解
9. Intel® Cyclone® 10 GX器件中的JTAG边界扫描测试
10. Intel® Cyclone® 10 GX器件中的电源管理
5.1. Intel® Cyclone® 10 GX 器件中的I/O和差分I/O缓冲
5.2. Intel® Cyclone® 10 GX器件中的I/O标准和电压电平
5.3. Intel® Cyclone® 10 GX 器件的Intel FPGA I/O IP内核
5.4. Intel® Cyclone® 10 GX 器件的I/O资源
5.5. Intel® Cyclone® 10 GX 器件的体系结构和I/O的一般功能
5.6. Intel® Cyclone® 10 GX 器件的高速源同步SERDES和DPA
5.7. 在 Intel® Cyclone® 10 GX 器件中使用I/O和高速I/O
5.8. Intel® Cyclone® 10 GX器件的I/O和高速I/O的修订历史
6.1. Intel® Cyclone® 10 GX 外部存储器接口关键功能特性的解决方案
6.2. Intel® Cyclone® 10 GX器件支持的存储器标准
6.3. Intel® Cyclone® 10 GX 器件中的外部存储器接口宽度
6.4. Intel® Cyclone® 10 GX 器件中的外部存储器接口I/O管脚
6.5. Intel® Cyclone® 10 GX 器件封装中支持的存储器接口
6.6. Intel® Cyclone® 10 GX 器件中的外部存储器接口IP支持
6.7. Intel® Cyclone® 10 GX 器件的外部存储器接口体系结构
6.8. Intel® Cyclone® 10 GX器件中的外部存储器接口修订历史
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1.1.4. LAB控制信号
每个LAB均包含专用逻辑将控制信号驱动到它的ALM中,并且包含两个独立的时钟源和三个时钟使能信号。
LAB控制模块使用两个时钟源和三个时钟使能信号最多可生成三个时钟。一个反向的时钟源可看作是一个独立的时钟源。每个时钟和时钟使能信号都是相连的。
置低时钟使能信号会关闭相应的LAB范围(LAB-wide)时钟。
LAB行时钟[5..0]和LAB本地互联生成LAB范围控制信号。MultiTrack互联所固有的低偏移不但实现了数据的分布,也实现了时钟与控制信号的分布。MultiTrack互联包含不同长度和速度的连续的,性能优化的布线,用户设计内和设计间的模块互联。
清零和预置逻辑控制
LAB范围信号控制寄存器清零信号的逻辑。ALM直接支持异步清零功能。通过 Quartus® Prime Pro Edition软件的NOT-gate push-back逻辑来实现寄存器预置。每个LAB支持两个清零操作。
Intel® Cyclone® 10 GX器件提供了一个对器件中所有寄存器进行复位的器件范围(device-wide)复位管脚(DEV_CLRn)。编译前,在 Quartus® Prime Pro Edition中使能DEV_CLRn管脚。这一器件范围复位信号覆盖所有其它控制信号。
图 5. Intel® Cyclone® 10 GX器件的LAB范围控制信号此图显示了LAB中的时钟源和时钟使能信号。