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1. Intel® Cyclone® 10 GX器件中的逻辑阵列模块与自适应逻辑模块
2. Intel® Cyclone® 10 GX器件中的嵌入式存储器模块
3. Intel® Cyclone® 10 GX器件中的精度可调DSP模块
4. Intel® Cyclone® 10 GX器件中的时钟网络和PLL
5. Intel® Cyclone® 10 GX 器件的I/O和高速I/O
6. Intel® Cyclone® 10 GX 器件的外部存储器接口
7. Intel® Cyclone® 10 GX器件中的配置,设计安全和远程系统更新
8. Intel® Cyclone® 10 GX器件的SEU缓解
9. Intel® Cyclone® 10 GX器件中的JTAG边界扫描测试
10. Intel® Cyclone® 10 GX器件中的电源管理
5.1. Intel® Cyclone® 10 GX 器件中的I/O和差分I/O缓冲
5.2. Intel® Cyclone® 10 GX器件中的I/O标准和电压电平
5.3. Intel® Cyclone® 10 GX 器件的Intel FPGA I/O IP内核
5.4. Intel® Cyclone® 10 GX 器件的I/O资源
5.5. Intel® Cyclone® 10 GX 器件的体系结构和I/O的一般功能
5.6. Intel® Cyclone® 10 GX 器件的高速源同步SERDES和DPA
5.7. 在 Intel® Cyclone® 10 GX 器件中使用I/O和高速I/O
5.8. Intel® Cyclone® 10 GX器件的I/O和高速I/O的修订历史
6.1. Intel® Cyclone® 10 GX 外部存储器接口关键功能特性的解决方案
6.2. Intel® Cyclone® 10 GX器件支持的存储器标准
6.3. Intel® Cyclone® 10 GX 器件中的外部存储器接口宽度
6.4. Intel® Cyclone® 10 GX 器件中的外部存储器接口I/O管脚
6.5. Intel® Cyclone® 10 GX 器件封装中支持的存储器接口
6.6. Intel® Cyclone® 10 GX 器件中的外部存储器接口IP支持
6.7. Intel® Cyclone® 10 GX 器件的外部存储器接口体系结构
6.8. Intel® Cyclone® 10 GX器件中的外部存储器接口修订历史
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6.7.1.1. 硬存储控制器
Intel® Cyclone® 10 GX 硬存储控制器专为高速、高性能,高灵活性以及面积效率而设计。硬存储控制器支持所有流行和新兴的存储器标准,包括DDR3和LPDDR3。
通过实现高级动态命令和数据重排序算法来实现高性能。此外,本设计还采用高效流水线技术,以提高存储器带宽的使用以及在保持高速的同时降低延迟。硬核解决方案提供最佳的可用性和较短的上市时间。控制器内部以及从控制器到PHY的时序因简化时序收敛已被Intel预先关闭。
该控制器体系结构是一种模块化设计,适用于单一I/O bank。这种结构为硬核解决方案提供最佳灵活性。
- 可将每个I/O bank配置成以下路径之一:
- 控制路径,以驱动所有用于存储器接口的address/command管脚
- 数据路径,以驱动用于DDR型接口的最高32位数据管脚。
- 存储控制器可放置在任意位置。
- 可将多个bank打包在一起,形成不同宽度(最高 72位)的存储器接口。
为获得更大灵活性,可旁路硬存储控制器,并根据需要使用定制IP。
图 116. 硬存储控制器体系结构
硬存储控制器由以下逻辑块组成:
- Core和PHY接口
- 主控制路径
- 数据缓冲控制器
- 读写数据缓冲器
内核接口支持Avalon® Memory-Mapped(Avalon-MM)接口协议。该接口与PHY的通信遵循Altera PHY接口(AFI)协议。整个控制路径被分成主控制路径和数据缓冲控制器。