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1. Intel® Cyclone® 10 GX器件中的逻辑阵列模块与自适应逻辑模块
2. Intel® Cyclone® 10 GX器件中的嵌入式存储器模块
3. Intel® Cyclone® 10 GX器件中的精度可调DSP模块
4. Intel® Cyclone® 10 GX器件中的时钟网络和PLL
5. Intel® Cyclone® 10 GX 器件的I/O和高速I/O
6. Intel® Cyclone® 10 GX 器件的外部存储器接口
7. Intel® Cyclone® 10 GX器件中的配置,设计安全和远程系统更新
8. Intel® Cyclone® 10 GX器件的SEU缓解
9. Intel® Cyclone® 10 GX器件中的JTAG边界扫描测试
10. Intel® Cyclone® 10 GX器件中的电源管理
5.1. Intel® Cyclone® 10 GX 器件中的I/O和差分I/O缓冲
5.2. Intel® Cyclone® 10 GX器件中的I/O标准和电压电平
5.3. Intel® Cyclone® 10 GX 器件的Intel FPGA I/O IP内核
5.4. Intel® Cyclone® 10 GX 器件的I/O资源
5.5. Intel® Cyclone® 10 GX 器件的体系结构和I/O的一般功能
5.6. Intel® Cyclone® 10 GX 器件的高速源同步SERDES和DPA
5.7. 在 Intel® Cyclone® 10 GX 器件中使用I/O和高速I/O
5.8. Intel® Cyclone® 10 GX器件的I/O和高速I/O的修订历史
6.1. Intel® Cyclone® 10 GX 外部存储器接口关键功能特性的解决方案
6.2. Intel® Cyclone® 10 GX器件支持的存储器标准
6.3. Intel® Cyclone® 10 GX 器件中的外部存储器接口宽度
6.4. Intel® Cyclone® 10 GX 器件中的外部存储器接口I/O管脚
6.5. Intel® Cyclone® 10 GX 器件封装中支持的存储器接口
6.6. Intel® Cyclone® 10 GX 器件中的外部存储器接口IP支持
6.7. Intel® Cyclone® 10 GX 器件的外部存储器接口体系结构
6.8. Intel® Cyclone® 10 GX器件中的外部存储器接口修订历史
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4.2.10.4. 指南
当在 Intel® Cyclone® 10 GXPLL中实现时钟切换时,需要遵循下面的指导原则:
- 自动时钟切换要求inclk0和inclk1频率偏差保持在20%以内,否则将导致clkbad0和clkbad1信号无法正常运行。
- 使用手动时钟切换时,inclk0 and inclk1之间的差异能够大于100% (2×)。然而,两个时钟源的频差和相差都有可能导致PLL失锁。复位PLL确保了在输入和输出时钟之间保持正确的相位关系。
- 当extswitch信号变低以启动手动时钟切换事件时,inclk0和inclk1都必须运行,否则会导致时钟切换操作无法正常进行。
- 要求时钟切换功能以及低频率漂移的应用必须使用低带宽PLL。当参考输入时钟变化时,低带宽PLL要比高带宽PLL反应慢。发生切换时,与高带宽PLL相比,低带宽PLL更慢地传播时钟停止到输出。然而,要知道低带宽PLL也会增加锁定时间。
- 切换发生后,PLL在一个有限的重同步周期锁定到一个新的时钟。PLL重新锁定所需要的时间取决于PLL配置。
- 在您的设计中,PLL的输入时钟与输出时钟之间的相位关系是非常重要的。时钟切换完成后要置位复位信号至少10 ns。等待锁定的信号变高并且稳定后,再重新使能PLL的输出时钟。
- 显示了当前时钟丢失时,VCO频率逐渐下降,然后在VCO锁定到备用时钟时又回升的情况。
图 66. VCO切换操作频率