仅对英特尔可见 — GUID: mwh1410471261658
Ixiasoft
2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
仅对英特尔可见 — GUID: mwh1410471261658
Ixiasoft
5.4.3. 调整和重新编译
找出可轻松解决的问题。要确定Compiler无法满足时序的位置,请通过大约5次编译执行seed扫描。这样就可连续显示失败路径。可考虑重新编写该设计部分的代码或重新设计该部分。
要实现时序收敛,编写良好的RTL可能比更改编译设置更有效。对于时序错误非常小,或者已经过性能优化并接近最终发布的设计,Seed扫描也很有用。此外,seed扫描还可用于评估编译设置的更改。编译结果会因为适配器算法的随机性而不同。如果编译设置的改变后产生低于平均水平的性能,则撤销该更改。
有时,一些设置或约束导致的问题甚至多于其修复的问题。对RTL或设计体系结构进行重大更改时,请使用默认设置,避开Logic Lock区域进行周期性编译,并重新评估时序失败的路径。
分区处理通常对时序收敛毫无帮助,因而必须在设计进程的初期完成。如果其阻碍了跨边界优化,使时序收敛更加苦难并增加了编译时间,则添加分区可提高逻辑利用率。