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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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6.4. 在Chip Planner中使用用户定义时钟区域
可在Chip Planner中轻松创建和操作时钟区域并对区域分配时钟。
可创建用户定义时钟区域约束以确保给定全局时钟信号在将来全部设计迭代全过程中从器件特定区域获得资源。在涉及全局信号资源拥塞的实例中,可指定较小时钟区域约束以避免信号使用其他扇区中拥塞的时钟资源。
如果创建用户定义时钟区域(user-defined clock region)并随后编译设计,则这些用户定义时钟区域随后显示为Fitter定义的时钟区域,并无法再编辑。
User-Defined Clock Region功能支持摘要
功能 | 时钟区域支持 |
---|---|
时钟区域形状。 | 限于插入时钟扇区网格的矩形区域。 |
外设单元约束 | 限于为设计提供时钟的单元。 |
时钟区域名称。 | 通过为设计单元提供时钟的源进行识别。 |
对同一区域内多个实例的支持。 | 每个时钟设计单元创建一个区域,然后为多个时钟设计单元指定相同定义以分配给同一时钟区域。 |
在 Intel® Stratix® 10和 Intel® Agilex™ Devices中使用Clock Region Assignments
将时钟区域限制为矩形,且该矩形的尺寸由扇区网格定义,如Chip Planner中“Clock Sector Region”层所示。该矩形由其左下角和右上角坐标定义。例如,SX0, SY0, SX1, SY1将时钟限制在扇区0,0的左下到扇区1,1右上的2 × 2区域。
还可在芯片坐标中指定边界矩形,例如X37 Y181 X273 Y324;但是,该约束应与扇区保持一致。Fitter自动插入包含原始约束的最小扇区对齐矩形。