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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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5.5.3.4. 分析来自/到关键路径的源和目标的提示
分析设计中失败路径时,通常有助于更加全面了解围绕路径的交互情况。
要了解关键路径上受牵制的内容,可使用以下report_timing命令。
- 工程目录中,运行report_timing命令找到关键路径中的节点。
- 复制.tcl文件中的代码(如下),并将首两个变量替换为最差路径的From Node和To Node栏中的节点名称。脚本分析最差源和目标寄存器之间的路径。
set wrst_src <insert_source_of_worst_path_here> set wrst_dst <insert_destination_of_worst_path_here> report_timing -setup -npaths 50 -detail path_only -from $wrst_src \ -panel_name "Worst Path||wrst_src -> *" report_timing -setup -npaths 50 -detail path_only -to $wrst_dst \ -panel_name "Worst Path||* -> wrst_dst" report_timing -setup -npaths 50 -detail path_only -to $wrst_src \ -panel_name "Worst Path||* -> wrst_src" report_timing -setup -npaths 50 -detail path_only -from $wrst_dst \ -panel_name "Worst Path||wrst_dst -> *"
- 从Script菜单,获取.tcl文件。
- 在生成时序的面板中,找到Chip Planner中时序失败路径(以红色突出显示),并查看节点和较大扇出之间的距离等相关信息。
下图显示为报告分析的简化示例。
图 28. 时序报告设计中的关键路径为红色。.tcl脚本和图示间的关系为:
- 首两行显示关键路径的两个端点中的全部内容,并将其导向不同方向。
- 第一个report_timing命令分析源正驱动的所有路径,以绿色显示。
- 第二个report_timing命令分析到目标寄存器的所有路径,包括关键路径,以橙色显示。
- 最后两个report_timing命令显示端点之外的所有内容,并将其导向其他方向。
- 首两行显示关键路径的两个端点中的全部内容,并将其导向不同方向。
如果这些邻近路径中的任何一个具有时间裕量且靠近关键路径,则Fitter会将这些路径与关键路径进行平衡,以尝试实现最佳时间裕量。