仅对英特尔可见 — GUID: spz1522862185870
Ixiasoft
2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
仅对英特尔可见 — GUID: spz1522862185870
Ixiasoft
4.1.4. 编译消息
如果报告显示布线资源使用低于100%,但设计仍未适配,则要么布线资源不足,或者设计包含无效约束。任何一种情况下,Compiler在Messages窗口的Processing选项卡下生成说明问题的消息。
如果Fitter未成功完成并且运行速度比类似设计上快得多,则资源可能被过度使用或可能存在非法约束。
如果与类似设计相比, Intel® Quartus® Prime软件运行时间过长,则很可能Compiler无法找到有效布局或布线。Compilation Report中,查看标示这些问题类型的错误和警告。
Chip Planner有助于查找器件中特定类型布线资源中布线拥塞的区域。如果发现具有非常高拥塞的区域,则请分析导致拥塞的原因。诸如不使用全局资源的高扇出网络,错误选择优化目标(速度与面积),非常严格的布局规划约束,或编码风格都会导致布线拥塞。确定原因后,修改源或设置以降低布线拥塞。
相关信息