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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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5.7. 外设到内核寄存器布局和布线优化(P2C)
Periphery to Core Register Placement and Routing Optimization(P2C)选项指定Fitter是否对外设逻辑和FPGA内核中寄存器之间的直接连接上执行集成目标性布局和布线优化。 P2C是一个可选的预布线感知布局优化阶段,使您能够更可靠实现时序收敛。
注: Periphery to Core Register Placement and Routing Optimization选项在两个方向都适用:外设到内核,以及内核到外设。
外部接口(如,高速I/O或串行接口)和FPGA之间的传输通常需要布线多个严格设置和保持时间要求的连接。开启该选项时,Fitter先执行P2C布局和布线决定,然后才是内核布局和布线。这样就能保留必需资源确保设置实现其时序要求,并避免与外部接口进行传输时出现布线拥塞。
该选项可用作全局约束,或可应用于设计中的特定实例。
图 37. 外设到内核寄存器布局和布线优化(P2C)流程P2C运行于外设布局后,并在相应P2C/C2P路径上生成内核寄存器布局,以及与这些内核寄存器之间的内核布线。