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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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5.6.4. I/O时序优化技术
该设计阶段侧重于I/O时序,包括建立延迟(tSU),保持时间(tH),和时钟-输出(tCO参数。
开始I/O时序优化之前,请确保:
- 设计中的约束按照Design Optimization Overview(设计优化概述)章节中Initial Compilation: Required Settings(初始编译:必要设置)部分的建议。
- 资源利用率符合要求。
注: 需先完成该阶段再开始寄存器-寄存器(register-to-register)时序优化阶段。更改I/O路径会影响内部register-to-register时序。
改善建立和时钟到输出时间的技术总结
本表格列出应用各建议技术时的顺序以减少tSU和tCO时间。减少tSU时间会增加保持(tH)时间。
注: 验证可用于每个器件系列的选项
顺序 | 技术 | 影响tSU | 影响tCO |
---|---|---|---|
1 | 验证是否对失败的I/O设置了正确的约束(请参阅初始编译:必需设置) | Yes | Yes |
2 | 对I/O使用时间驱动的编译(请参阅快速输入,输出和输出使能寄存器) | Yes | Yes |
3 | 使用快速输入寄存器(请参阅可编程延迟) | Yes | N/A |
4 | 使用快速输出寄存器,快速输出使能寄存器和快速OCT寄存器(请参阅可编程延迟) | N/A | Yes |
5 | 减小Input Delay from Pin to Input Register的值或设置Decrease Input Delay to Input Register = ON | Yes | N/A |
6 | 减小Input Delay from Pin to Internal Cells的值或设置Decrease Input Delay to Internal Cells = ON | Yes | N/A |
7 | 减小Delay from Output Register to Output Pin的值或设置Increase Delay to Output Pin = OFF(请参阅快速输入,输出和输出使能寄存器) | N/A | Yes |
8 | 增加Input Delay from Dual-Purpose Clock Pin to Fan-Out Destinations的值(请参阅快速输入,输出和输出使能寄存器) | Yes | N/A |
9 | Use PLLs to shift clock edges | Yes | Yes |
10 | 增加Delay to output enable pin的值或设置Increase delay to output enable pin(请参阅使用PLL移位时钟沿) | N/A | Yes |