Intel® Quartus® Prime Pro Edition用户指南: 设计优化

ID 683641
日期 9/30/2019
Public
文档目录

5.6.4. I/O时序优化技术

该设计阶段侧重于I/O时序,包括建立延迟(tSU),保持时间(tH),和时钟-输出(tCO参数。

开始I/O时序优化之前,请确保:
  • 设计中的约束按照Design Optimization Overview(设计优化概述)章节中Initial Compilation: Required Settings(初始编译:必要设置)部分的建议。
  • 资源利用率符合要求。
注: 需先完成该阶段再开始寄存器-寄存器(register-to-register)时序优化阶段。更改I/O路径会影响内部register-to-register时序。

改善建立和时钟到输出时间的技术总结

本表格列出应用各建议技术时的顺序以减少tSU和tCO时间。减少tSU时间会增加保持(tH)时间。

注: 验证可用于每个器件系列的选项
表 14.  改善建立和时钟到输出时间
顺序 技术 影响tSU 影响tCO
1 验证是否对失败的I/O设置了正确的约束(请参阅初始编译:必需设置 Yes Yes
2 对I/O使用时间驱动的编译(请参阅快速输入,输出和输出使能寄存器 Yes Yes
3 使用快速输入寄存器(请参阅可编程延迟 Yes N/A
4 使用快速输出寄存器,快速输出使能寄存器和快速OCT寄存器(请参阅可编程延迟 N/A Yes
5 减小Input Delay from Pin to Input Register的值或设置Decrease Input Delay to Input Register = ON Yes N/A
6 减小Input Delay from Pin to Internal Cells的值或设置Decrease Input Delay to Internal Cells = ON Yes N/A
7 减小Delay from Output Register to Output Pin的值或设置Increase Delay to Output Pin = OFF(请参阅快速输入,输出和输出使能寄存器 N/A Yes
8 增加Input Delay from Dual-Purpose Clock Pin to Fan-Out Destinations的值(请参阅快速输入,输出和输出使能寄存器 Yes N/A
9 Use PLLs to shift clock edges Yes Yes
10 增加Delay to output enable pin的值或设置Increase delay to output enable pin(请参阅使用PLL移位时钟沿 N/A Yes