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2.1. 何时使用Netlist Viewer:分析设计问题
2.2. 使用Netlist Viewers的 Intel® Quartus® Prime设计流程
2.3. RTL Viewer概述
2.4. Technology Map Viewer概述
2.5. Netlist Viewer用户接口
2.6. 原理图视图
2.7. 交叉探查Source Design File和其他 Intel® Quartus® Prime Windows
2.8. 从其他 Intel® Quartus® Prime窗口交叉探查Netlist Viewer
2.9. 查看时序路径
2.10. 优化设计网表修订历史
2.6.1. 以多选项卡视图显示原理图
2.6.2. 原理图符号
2.6.3. 在Schematic View中选择项目
2.6.4. Schematic View中的快捷菜单命令
2.6.5. 原理图中进行过滤
2.6.6. 在Schematic View中查看节点内容
2.6.7. 在Schematic View中移动节点
2.6.8. 在Technology Map Viewer中查看LUT表达
2.6.9. 缩放控制
2.6.10. Bird's Eye View导览
2.6.11. 原理图分页
2.6.12. 关注原理图页面中的网络
2.6.13. 维护Resource Property Viewer中的选择
5.6.5.1. 优化源代码
5.6.5.2. 改善Register-to-Register时序
5.6.5.3. 物理综合优化
5.6.5.4. 关闭Extra-Effort Power优化设置
5.6.5.5. 优化关于速度而非面积的综合
5.6.5.6. 综合期间展开层级结构
5.6.5.7. Synthesis Effort设置为High
5.6.5.8. 复制用于扇出控制的寄存器
5.6.5.9. 防止Shift Register推断
5.6.5.10. 使用Synthesis Tool中的其他可用综合选项
5.6.5.11. Fitter Seed
5.6.5.12. 将Router Timing Optimization设置为Maximum
6.3.1. 在Chip Planner中查看Logic Lock区域之间的连接
6.3.2. Logic Lock区域
6.3.3. Logic Lock区域的属性
6.3.4. Intel® Quartus® Prime Standard Edition和 Intel® Quartus® Prime Pro Edition间的约束移植
6.3.5. 创建Logic Lock区域
6.3.6. 定制Logic Lock区域的形状
6.3.7. 将器件资源放入Logic Lock区域
6.3.8. 层次型区域
6.3.9. 其他 Intel® Quartus® Prime Logic Lock设计功能
6.3.10. Logic Lock区域窗口
6.3.11. 插入区域(Snapping to a Region)
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5.6.5.2. 改善Register-to-Register时序
对于提高时序裕量(slack)或改善register-to-register时序的选项和设置的选择取决于设计中的失败路径。 要实现最接近性能要求的结果,请应用如下技术并在每个步骤后编译设计:
- 确保完成时序约束及其正确性。请参阅设计优化概述章节中的初始化编译:必要设置部分获得详细信息。
- 查看初始化编译过程中的所有警告消息,并查看被忽略的时序约束。
- 应用网表综合优化选项。
- 要优化速度,可应用以下综合选项:
- Optimize Synthesis for Speed, Not Area(优化关于速度而非面积的综合)
- Flatten the Hierarchy During Synthesis(综合期间展开层级结构)
- Set the Synthesis Effort to High(Synthesis Effort设置为High)
- Prevent Shift Register Inference(防止Shift Register推断)
- Use Other Synthesis Options Available in Your Synthesis Tool(使用Synthesis Tool中的其他可用综合选项)
- 要优化性能,可开启Advanced Physical Optimization
- 尝试各种Fitter seed。如果只有少量路径因少许负时间而导致时序失败,则可尝试使用其他seed找出能够符合Fitter seed噪音要求的约束。
注: 如果大量路径出现故障,或因长时间裕量造成的路径失败, 则忽略此步骤。
- 为控制布局,需进行Logic Lock约束。
- 修改设计源代码以修复设计中因大量时间裕量而无法满足时序要求的设计区域。
- 进行位置约束,或万不得已,通过反向标注设计执行手动布局。
可使用Design Space Explorer II (DSE)自动运行不同设置下的各种编译过程。如果这些技术都无法满足性能要求,则可能需要修改其他设计源代码。