Intel® Quartus® Prime Pro Edition用户指南: 设计优化

ID 683641
日期 9/30/2019
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5.6.8. Intel® Stratix® 10时序收敛建议

注: 本部分仅适用于针对 Intel® Stratix® 10器件系列的设计。其他系列不具备本小节中描述的性能。

传统的FPGA时序收敛流程中,大多数设计分析的起点是关键路径。但由于 Intel® Stratix® 10器件的性质和Hyper Retimer的可用性,最好从Retiming Limit Report开始时序收敛活动。要先为工具提供尽可能多的可优化条件,才再考虑更大的时间强度和手动时序收敛的可能性。